数据接收电路以及半导体装置制造方法及图纸

本公开实施例提供数据接收电路以及半导体装置。数据接收电路包括多条数据路径，每条数据路径包括加法器和限幅器。加法器被配置为，接收多个反馈信号，基于多个反馈信号调整第一信号的电平水平，第一信号基于接收到的输入数据生成；限幅器被配置为，接收第一信号并响应于相应的采样时钟对第一信号进行采样，以经由输出节点输出目标数据，并向多个反馈节点中每一反馈节点提供相应的一输出信号；其中，向接收先前3‑bit输入数据的数据路径的加法器提供反馈信号的反馈节点彼此不同。

【技术实现步骤摘要】

本公开实施例涉及半导体，特别涉及一种数据接收电路以及半导体装置。

技术介绍

1、在存储器应用中，随着信号传输速率越来越快以及时钟频率的增大，输入数据信道损耗对信号质量的影响越来越大，容易导致码间干扰(isi，intersymbolinterference)。isi是指由于输入数据信道的带宽的限制而引起的先前传输的输入数据影响当前传输的输入数据的传输的现象。目前通常利用均衡电路对输入数据信道进行补偿，以期降低码间干扰带来的不良影响，均衡电路可以选择ctle(continuous time linearequalizer，连续线性均衡电路)或dfe(decision feedback equalizer，判决反馈均衡电路)。

2、然而，目前的数据接收电路中，对输入数据进行补偿的速率有待进一步提高。

技术实现思路

1、本公开实施例提供一种数据接收电路以及半导体装置，至少有利于缩短前2-bit输入数据参与dfe的反馈时间。

2、根据本公开一些实施例，本公开实施例一方面提供一种数据接收电路，包括本文档来自技高网...

【技术保护点】

1.一种数据接收电路，其特征在于，包括：

2.根据权利要求1所述的数据接收电路，其特征在于，所述第i数据路径还包括：

3.根据权利要求2所述的数据接收电路，其特征在于，所述多个反馈节点包括第一反馈节点和第二反馈节点；所述第一反馈节点输出的所述输出信号被提供至接收先前第1-bit输入数据的所述数据路径的所述加法器；所述第二反馈节点输出的所述输出信号被提供至接收先前第2-bit输入数据的所述数据路径的所述加法器；

4.根据权利要求3所述的数据接收电路，其特征在于，所述限幅器具有第一输出节点和第第二输出节点，所述第一输出节点与所述第二输出节点的信号同相；其中...

【技术特征摘要】

1.一种数据接收电路，其特征在于，包括：

2.根据权利要求1所述的数据接收电路，其特征在于，所述第i数据路径还包括：

3.根据权利要求2所述的数据接收电路，其特征在于，所述多个反馈节点包括第一反馈节点和第二反馈节点；所述第一反馈节点输出的所述输出信号被提供至接收先前第1-bit输入数据的所述数据路径的所述加法器；所述第二反馈节点输出的所述输出信号被提供至接收先前第2-bit输入数据的所述数据路径的所述加法器；

4.根据权利要求3所述的数据接收电路，其特征在于，所述限幅器具有第一输出节点和第第二输出节点，所述第一输出节点与所述第二输出节点的信号同相；其中，所述第一输出节点作为所述第一反馈节点，所述第二输出节点连接所述第一输入端。

5.根据权利要求4所述的数据接收电路，其特征在于，所述限幅器包括：

6.根据权利要求3所述的数据接收电路，其特征在于，所述第一输入端还连接接收先前第4-bit输入数据的所述数据路径的所述加法器。

7.根据权利要求2所述的数据接收电路，其特征在于，所述多个反馈节点包括第一反馈节点和第二反馈节点；所述第一反馈节点输出的所述输出信号被提供至接收先前第1-bit输入数据的所述数据路径的所述加法器；所述第二反馈节点输出的所述输出信号被提供至接收先前第2-bit输...

【专利技术属性】
技术研发人员：马鹏，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：