一种高压抗辐射加固ESD器件结构制造技术

本发明专利技术公开一种高压抗辐射加固ESD器件结构，属于半导体领域，在第一P型掺杂区内设置第三P型掺杂区，并与第二P型掺杂区相切，降低寄生三极管的基区电阻，防止寄生器件在单粒子辐射情况下提前开启，避免发生单粒子闩锁效应，同时还提高了器件的维持电压。第七P型掺杂区设置于第一P型掺杂区内，位于埋氧化层上界面，其内边不超过第二P型掺杂区，提高了ESD器件背栅界面的P型浓度。本发明专利技术降低了寄生NPN三极管发射结并联电阻，提高ESD器件的抗单粒子闩锁能力，同时在总剂量辐射环境下避免寄生通道开启和背栅漏电，提高抗总剂量辐射能力。

【技术实现步骤摘要】

本专利技术涉及半导体，特别涉及一种高压抗辐射加固esd器件结构。

技术介绍

1、静电放电现象广泛存在于自然界中，它是引起集成电路产品损坏甚至失效的重要原因之一。

2、静电保护(electro-static discharge，esd)设计是集成电路可靠性设计的重要组成部分，并且随着集成电路工艺的发展，会面临更多的挑战。高可靠、高性能的静电放电保护器件是提高集成电路成品率和可靠性重要措施之一。scr(silicon controlledrectifier)器件具有存在回滞特性、导通电阻小、占据芯片面积小、提供最大保护能力等优点，被广泛应用于解决集成电路的esd问题。空间辐射环境下，该结构被触发导通，在电源与地之间形成低阻抗大电流电路，导致电路无法正常工作，甚至烧毁的现象称为单粒子闩锁(sel，single event latch-up)。特别是对于抗辐射高压集成电路，由于工作电压高，电路和器件更容易发生esd损伤。要使芯片在恶劣的辐照环境中正常工作，必须对集成电路的esd器件进行抗sel加固。

技术实现思路...

【技术保护点】

1.一种高压抗辐射加固ESD器件结构，其特征在于，包括P型衬底(11)、有源区(21)、场区(22)、埋氧化层(23)、场氧化层(24)、第一N型掺杂区(31)、第二N型掺杂区(32)、第三N型掺杂区(33)、第一P型掺杂区(41)、第二P型掺杂区(42)、第三P型掺杂区(43)、第四P型掺杂区(44)、第五P型掺杂区(45)、第六P型掺杂区(46)、第七P型掺杂区(47)；

2.如权利要求1所述的高压抗辐射加固ESD器件结构，其特征在于，所述第三P型掺杂区(43)设置于所述第一P型掺杂区(41)内，其内边与所述第二P型掺杂区(42)的外边齐边，所述第三P型掺杂区(43)降低...

【技术特征摘要】

1.一种高压抗辐射加固esd器件结构，其特征在于，包括p型衬底(11)、有源区(21)、场区(22)、埋氧化层(23)、场氧化层(24)、第一n型掺杂区(31)、第二n型掺杂区(32)、第三n型掺杂区(33)、第一p型掺杂区(41)、第二p型掺杂区(42)、第三p型掺杂区(43)、第四p型掺杂区(44)、第五p型掺杂区(45)、第六p型掺杂区(46)、第七p型掺杂区(47)；

2.如权利要求1所述的高压抗辐射加固esd器件结构，其特征在于，所述第三p型掺杂区(43)设置于所述第一p型掺杂区(41)内，其内边与所述第二p型掺杂区(42)的外边齐边，所述第三p型掺杂区(43)降低寄生三极管的基区电阻。

3.如权利要求1所述的高压抗辐射加固esd器件结构，其特征在于，所述第七p型掺杂区(47)设置于所述第一p型掺杂区(41)内，其内边不超过所述第二p型掺杂区(42)，所述第七p型掺杂区(47)减小寄生三极管的发射结并联电阻，提高抗单粒子能力，且所述第七p型掺杂区(47)设置于所述埋氧化层(23)上界面，总剂量辐照后防止界面反型，发生漏电。

4.如权利要求1所述的高压抗辐射加固esd器件结构，其特征在于，所述第一p型掺杂区(41)超出有源区(21)的尺寸为0～4.0μm，所述第三p型掺杂区(43)超出有源区(21)的尺寸为0.1μm～2.0μm，所述第四p型掺杂区(44)超出有源区(21)的尺寸为0.1μm～2.0μm，所述第七p型掺杂区(47)超出有源区(21)的尺寸为0.1μm～4.0μm。

5.如权利要求1-4任一项所述的高压抗辐射加固esd器件结构，其特征在于，所述高压抗辐射加固esd器件结构为条形结构，所述第四p型掺杂区...

【专利技术属性】
技术研发人员：李燕妃，谢儒彬，洪根深，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：