【技术实现步骤摘要】
本专利技术属于集成电路下数字芯片设计领域，尤其涉及一种对门级网表的层次化检查方法。
技术介绍
1、随着集成电路产业的飞速发展，芯片的设计规模越来越大，芯片中的单元数量成倍式上涨，芯片在实现过程中所遇到的挑战越来越大，如何提高大规模芯片设计流程的正确率成为了一个一直需要优化的问题。对门级网表进行检查的目的在于验证客户文件的正确性，通过检查设计公司提供的网表是否合乎规则，确保进入到芯片设计后续流程的网表是正确的，从而保证后续的芯片设计流程的顺利完成。
2、目前在大规模芯片设计中，常见的商业eda工具仍然采用的是展平式检查方法，展平式的检查方法是一种自下而上的检查流程，这种检查流程会直接检查所有芯片中所需要的所有元件，每个元件及每个连接都会被检查、计算，进而估算芯片规模，报告相关file、cell的配置是否合乎规则，而后将所有这些报告整合输出。展平式的检查方法在大规模设计中并不占优势，它会占用工具运行时间、占用机器内存、降低检查效率，影响芯片设计周期。并且，在目前的网表检查方法中，单独采用etm模型进行检查很容易忽略掉边界违例问题...
【技术保护点】
1.一种对门级网表的层次化检查方法，其特征在于，包括以下步骤：
2.如权利要求1中所述的对门级网表的层次化检查方法，其特征在于，该方法采用层次化的检查方法，整个网表文件会被划分为bottom-up的blocks，划分后的网表可视为树状结构，top-level视为树干，bottom-level视为叶节点，该结构可实现嵌套式的多级检查。
3.如权利要求1中所述的对门级网表的层次化检查方法，其特征在于，该方法提供三种网表划分模式进行选择，分别为命令模式、名称模式、例化数量模式，并且需要根据选择的不同模式准备相应的命令文件，分别为block_cmd_f...
【技术特征摘要】
1.一种对门级网表的层次化检查方法，其特征在于，包括以下步骤：
2.如权利要求1中所述的对门级网表的层次化检查方法，其特征在于，该方法采用层次化的检查方法，整个网表文件会被划分为bottom-up的blocks，划分后的网表可视为树状结构，top-level视为树干，bottom-level视为叶节点，该结构可实现嵌套式的多级检查。
3.如权利要求1中所述的对门级网表的层次化检查方法，其特征在于，该方法提供三种网表划分模式进行选择，分别为命令模式、名称模式、例化数量模式，并且需要根据选择的不同模式准备相应的命令文件，分别为block_cmd_file、name_list_file，以及设置例化数量阈值。
4.如权利要求1中所述的对门级网表的层次化检查方法，其特征在于，该方法综合优化了ilm&etm提取...
【专利技术属性】
技术研发人员：孙希延，蒋彬斌，纪元法，白杨，梁维彬，贾茜子，肖有军，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：
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