采用共享晶化和掺杂剂活化步骤的制造三维电路的方法技术

本发明专利技术涉及微电子器件的制备，其包括：a)制备具有承载件(100)的结构，承载件(100)设置有具有第一层级(N1)的元件的半导体层(12)，承载件(100)设置有具有第二层级(N2)的另一半导体层(120)，另一半导体层(120)具有下子层(121)和上子层(122)，下子层和上子层中的第一子层由晶态半导体材料(C)制成，而第二子层由非晶态半导体材料(A)制成；然后，b)在所述另一半导体层(120)上形成栅极块(132)；然后，c)在栅极块(132)的每一侧形成掺杂区(125)，掺杂区(125)位于定位成与栅极块(132)相对并旨在容纳所述晶体管的沟道的半导体区的每一侧；然后，d)实施低温热处理，以通过将第一半导体子层用作晶化前端的起始区域，同时实施所述掺杂剂的活化，来实施第二半导体子层的晶化。

【技术实现步骤摘要】
【国外来华专利技术】

本申请涉及微电子器件领域，尤其涉及设置有分布在多个层级上的元件的器件领域。这种器件通常称为三维或“3d”集成电路。

技术介绍

1、通常，在集成电路领域中，不断寻求增加晶体管的密度。

2、为此，一种解决方案在于将晶体管分布在以一个在另一个之上的方式设置的多个层级的半导体层上。因此，这种电路通常包括至少两个叠置的半导体层，其中，在这两个半导体层之间插入绝缘层。

3、brunet等人于2016年在vlsi研讨会(symposium on vlsi technology)的技术论文的技术文摘中的文献“300mm晶片上的cmos叠加cmos 3d vlsi coolcubetm集成的首次演示(first demonstration of a cmos over cmos 3dvlsi coolcubetm integration on300mm wafer)”介绍了例如这种类型的器件的使用。

4、在上层级上制备晶体管可涉及实施一个或多个热处理步骤，特别是当实施掺杂剂的活化时。

5、然而，高温热处理可导致一个或多个下层级本文档来自技高网...

【技术保护点】

1.一种用于制备微电子器件的方法，所述微电子器件设置有多个按层级(N1，N2)叠置的电子元件，所述方法按以下顺序包括多个步骤，所述多个步骤包括：

2.根据权利要求1所述的方法，其中，步骤a)包括对所述第二层级(N2)的所述半导体层(120)在厚度上进行非晶化注入，以形成由非晶态半导体材料(A)制成的所述第二子层。

3.根据权利要求1所述的方法，其中，由非晶态半导体材料(A)制成的所述第二子层在整个表面上延伸，使得所述支承部(100)完全被所述第二子层覆盖。

4.根据权利要求1至3中任一项所述的方法，其中，在步骤a)中，由非晶态材料(A)制成的所述第一子...

【技术特征摘要】
【国外来华专利技术】

1.一种用于制备微电子器件的方法，所述微电子器件设置有多个按层级(n1，n2)叠置的电子元件，所述方法按以下顺序包括多个步骤，所述多个步骤包括：

2.根据权利要求1所述的方法，其中，步骤a)包括对所述第二层级(n2)的所述半导体层(120)在厚度上进行非晶化注入，以形成由非晶态半导体材料(a)制成的所述第二子层。

3.根据权利要求1所述的方法，其中，由非晶态半导体材料(a)制成的所述第二子层在整个表面上延伸，使得所述支承部(100)完全被所述第二子层覆盖。

4.根据权利要求1至3中任一项所述的方法，其中，在步骤a)中，由非晶态材料(a)制成的所述第一子层是所述上子层(122)，由晶态材料(c)制成的所述第二子层是所述下子层(121)。

5.根据权利要求1至3中任一项所述的方法，其中，在步骤a)中，非晶态的所述第一子层是所述下子层，晶态的所述第二子层是所述表面子层。

6.根据权利要求4或5中任一项所述的方法，其中，在步骤a)中形成所述结构包括多个子步骤，所述多个子步骤包括：

7.根据引用权利要求5的权利要求6所述的方法，步骤a)还包括以下步骤：在所述接合之前，使所述第二层级(n2)的所述半导体层(120)非晶化，以形成所述第二半导体子层。

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【专利技术属性】
技术研发人员：S·勒博，G·戈丹，
申请(专利权)人：原子能和替代能源委员会，
类型：发明
国别省市：