多内核处理器中共享的高速缓存存储器及方法技术

本发明专利技术描述了一种用于多内核处理器的设备、计算机体系结构、存储器结构、存储器控制以及高速缓存存储器操作方法。当面临直接的具有低产率或致命性能的高速缓存存储器单元时，逻辑内核共享请求。该内核挂载可能已经被其他逻辑内核使用的高速缓存单元或多个高速缓存单元。所选的高速缓存存储器单元以相同内容服务多个逻辑内核。该共享的高速缓存存储器单元以高速缓存搜索、命中、未中以及回写功能服务所有的挂载的内核。该方法通过共享可能已经忙于其他逻辑内核的高速缓存存储器块，恢复其高速缓存存储器块不可工作的逻辑内核。该方法被用来提高剩余系统的可靠性和性能。

【技术实现步骤摘要】

本专利技术总体上涉及多内核处理器(MCP)。更具体地说，本专利技术涉及MCP中的低产率 (yield)或坏的(dead)高速缓存存储器单元的旁通(bypassing)。
技术介绍
具有分级(hierarchical)体系结构(architecture)的多内核处理器(MCP)是当 今技术的数字系统的趋势。典型地，用尺度积极进展的纳米CMOS技术实现MCP，以具有高的 器件密度和多内核设计。另一方面，由纳米CMOS制造中的工艺变化和缺陷引起产率降低。 对于分级体系结构，局部故障对树形分级体系(hierarchy)和体系结构中的部件造成广泛 的损害。因此，对于提高产品产率以及增加可靠性来说，用以抢救利用(salvage)可工作的 部件块的系统设计和操作方法是必要的。
技术实现思路
本专利技术描述了用于多内核处理器的设备、计算机体系结构、存储器结构、存储器控 制以及高速缓存存储器操作方法。当面临直接的具有低产率或致命性能的高速缓存存储器 单元时，逻辑内核共享请求。该内核挂载(mount)可能已经被其他逻辑内核使用的高速缓 存单元或多个该高速缓存单元。所选择的高速缓存存储器单元以相同内容服务多个逻辑内 核。该共享的高速缓存存储器单元或多个高速缓存存储器单元以高速缓存搜索(search)、 命中、未中以及回写(write back)功能服务所有挂载内核。该方法通过共享可能已经忙于 其他逻辑内核的高速缓存存储器块，恢复其高速缓存存储器块不可工作的逻辑内核。该方 法用来提高剩余系统的可靠性和性能。 本专利技术的第一方面提供一种共享的高速缓存存储器系统，包括挂载在总线上的 第一存储器单元；耦合到第一存储器单元的第一高速缓存管理器；以及挂载在总线上的第 二存储器单元，该第一高速缓存管理器可操作用于接收请求，以及将该请求共享给第二存4储器单元。 本专利技术的第二方面提供一种共享的高速缓存存储器系统，包括挂载在总线上的 第一高速缓存存储器单元；耦合到第一高速缓存存储器单元的输入和输出的第一高速缓存 管理器；耦合到第一高速缓存管理器的第一组子高速缓存存储器单元；挂载在总线上的第 二高速缓存存储器单元；耦合到第二高速缓存存储器单元的输入和输出的第二高速缓存管 理器；以及耦合到第二高速缓存管理器的第二组子高速缓存存储器单元，第一高速缓存管 理器和第二高速缓存管理器每个可操作用于接收请求，与不同的高速缓存存储器单元共 享该请求。 本专利技术的第三方面提供一种高速缓存存储器共享方法，包括在高速缓存管理器 上接收第一请求，该第一高速缓存管理器被耦合到第一存储器单元，该第一存储器单元被 耦合到总线；通过发送该请求到第二高速缓存管理器，与第二存储器单元共享该请求，该第 二高速缓存管理器被耦合到第二存储器单元，该第二存储器单元被耦合到总线。附图说明 从下面结合附图对本专利技术的各个方面的详细描述，将更容易地理解本专利技术的这些 及其他特点，在附图中 图1描绘了根据本专利技术的共享的高速缓存存储器系统对常规方法的比较。 图2描绘了根据本专利技术的高速缓存存储旁通系统。 图3描绘了根据本专利技术一个例子的涉及使用图1的高速缓存存储器旁通系统来处 理请求的事件的进程。 应当理解，附图不必按比例。附图仅仅是示意性表示，并不意图用于描绘本专利技术的 具体参数。附图仅仅用来描绘本专利技术的典型实施例，因此不应被认为是限制本专利技术的范围。 在图中，相同的编号表示相同的元件。具体实施例方式为了方便起见，本专利技术的具体实施方式具有以下部分 I. —般描述 II.说明性例子 I. —般描述 如上面所指出的，本公开描述了用于多内核处理器的设备、计算机体系结构、存储 器结构、存储器控制以及高速缓存存储操作方法。具体地，根据本专利技术，使用一组高速缓存 管理器，将可用的片上存储器耦合到另一逻辑内核或存储器(例如，高速缓存)单元。具体 地，每个高速缓存管理器被耦合到高速缓存存储器单元的输入和输出。这允许被分配的存 储器变为相同层级的高速缓存的扩展、下一层级的高速缓存存储器、或存储器缓存器。这还 允许恢复其逻辑内核不可工作的存储器块，并用来提高系统的高速缓存存储器性能。应预 先理解，这里的教导典型地应用于多内核处理器(MCP)，但是不必限于这种情况。此外，应理 解，尽管本公开讨论了存储器单元作为(虚拟的)高速缓存存储器单元或子高速缓存存储 器单元，但是这仅仅是可以实现在此叙述的教导中的方式的一个例子。因而，应当理解，这 些教导可以结合现在已知的或后来开发的任意类型的存储器来实现。5 具有分级体系结构的多内核处理器(MCP)是当今技术的数字系统的趋势。这些实 现方式典型地利用尺度积极进展的纳米CMOS技术来实现，以具有高的器件密度和多内核 设计。另一方面，由纳米CMOS制造中的工艺变化和缺陷引起产率降低。对于分级体系结构， 局部故障对树形分级体系和体系结构中的部件造成广泛的损害。本专利技术提高MCP的产率和 可靠性。本设计包括体系结构、存储器结构、存储器控制以及高速缓存存储器操作方法。 当今技术的数字系统采用多内核处理器体系结构。为了有效操作和计算管理 以及设计可放縮性，它们被分级地布置。由于它们假定分级体系中的所有部件是完好的 (sound)，因此一个轻微的故障将引起该树形体系结构中的其余部件的灾难性故障。本专利技术 针对其中存储器块是原样完好的(intact)，但是在制造、老化及其他原因的过程中逻辑部 件被损坏的情况。在常规设计中，该分级体系和树中的所有部件被抛弃，这导致MCP产品中 的非常昂贵的损失。本专利技术提出通过将该存储器挂载到其他功能块，如数字逻辑内核或其 他存储器块，来再使用可工作的存储器块。此外，所挂载的高速缓存存储器单元的再使用提 高了芯片性能和对制造缺陷的适应力(resilience)。该方法可以被应用于许多不同层级的 片上高速缓存存储器。 图1描绘了根据本专利技术的共享的高速缓存存储器系统对常规方法的比较。根据常 规方法，当M^坏掉或产生低产率时，由于M^的故障，所有子处理元件被抛弃。反之，根据本 专利技术，当iV坏掉或产生低产率时，M^被旁通，同时允许其子处理元件保持起作用。在旁通 M^中，入站(inbound)请求将经由如下所述的高速缓存管理器被重定向到MA2MB2。 现在参考图2，示出了根据本专利技术的共享的高速缓存存储器系统10。如图所示，系 统10包括主控制器12、总线14、耦合到总线14的高速缓存存储器单元16A-N的组(至少 一个)、耦合到高速缓存存储器单元16A-N的组的子高速缓存存储器单元20A-N的组(至少 一个)，以及耦合到子高速缓存存储器单元20A-N的子处理元件22A-N的组(至少一个)。 图1还示出了高速缓存管理器18A-N的组。如图所示，每个高速缓存管理器18A-N被耦合 到一个高速缓存存储器单元16A-N的输入24A-N和输出26A-N。 高速缓存管理器18A-N促进(foster)图1的部件之间的通信。通过使用高速缓 存管理器，高速缓存存储器单元16A-N都可以与逻辑内核隔离。在高速缓存存储器单元16A 中，有故障的存储器被隔离。在高速缓存存储器单元16N中，利用高速缓存管理器可以在 不同的逻辑内核之间共享存储器。这种通信的一种类型是存储器请求。当一个存储器单 元"未本文档来自技高网...

【技术保护点】
一种共享的高速缓存存储器系统，包括：挂载在总线上的第一存储器单元；耦合到第一存储器单元的第一高速缓存管理器；以及挂载在总线上的第二存储器单元，该第一高速缓存管理器可操作用于：接收请求，以及将该请求共享到第二存储器单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：KJ杜瓦尔桑特，金大益，金文柱，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]