自动获取最大电压源的电路制造技术

本发明专利技术揭示一种自动获取最大电压源的电路，该电路包括第一晶体管（Ｍｐ１）和第二晶体管（Ｍｐ２），比较器模块，第一控制模块（Ｍｐ１）及第二控制模块（Ｍｐ２），以及第一电压源（Ｖ１）和第二电压源（Ｖ２）；比较器模块的两输入端分别与第一电压源（Ｖ１）和第二电压源（Ｖ２）相接，输出端与第一控制模块（Ｍｐ１）及第二控制模块（Ｍｐ２）相接，比较器模块根据比较出的第一电压源（Ｖ１）和第二电压源（Ｖ２）的大小，通过第一控制模块及第二控制模块的控制使得第一晶体管和第二晶体管中的其中之一完全导通，从而始终将第一电压源和第二电压源中电压较大者进行自动输出，保证了后续电路的正常工作。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及有多个电压源供电的集成电路中自动获取最大电压源的电路。
技术介绍
—般的半导体集成电路都用一个电源供电。然而在有些特殊的半导体集成电路中，可能需要两个或多个适合该电路的电源来供电，而这两个或多个电源的电压在一些情况下并不是固定不变的，其大小会发生相对的变化。比如，在以电源V1和电源V2同时供电的某一集成电路中，在一些时间里电源电压VI大于V2，在另一些时间里VI小于V2，而其他时间里V1等于V2。 而在这些半导体集成电路中，有些电路要求在任意的时间里，都尽可能的用最高的电源来供电，否则电路会出现一些故障而影响电路的正常的工作，这就要求设计一种在任意时间总是能自动地把多个电源中的具有最大电压的电源挑选出来并自动输出给后续电路供电的电路。
技术实现思路
本专利技术的目的就是当半导体集成电路有多个电压源供电时，提供一种能自动获取最大电压源的电路，并将该最大电压源自动输出的电路，以保证后续电路的正常工作。 为实现上述目的，本专利技术提出如下技术方案一种自动获取最大电压源的电路，该电路包括第一晶体管(Mpl)和第二晶体管(Mp2)，比较器模块，第一控制模块(Mpl控制)及第二控制模块(Mp2控制)，以及第一电压源(VI)和第二电压源(V2);比较器模块的两输入端分别与第一电压源(VI)和第二电压源(V2)相接，输出端与第一控制模块(Mpl控制)及第二控制模块(Mp2控制)相接；比较器模块根据比较出的第一电压源(VI)和第二电压源(V2)的大小，通过第一控制模块(Mpl控制)及第二控制模块(Mp2控制)的控制使得第一晶体管(Mpl)和第二晶体管(Mp2)中的其中之一完全导通，从而将第一电压源(VI)和第二电压源(V2)中电压较大者进行输出。 其中，所述第一晶体管(Mpl)和第二晶体管(Mp2)的漏极分别与第一电压源(VI)和第二电压源(V2)相接，其源极与输出电压(Vout)相接，栅极分别与所述第一控制模块(Mpl控制)及第二控制模块(Mp2控制)相接。 所述第一控制模块的输入电压分别为第一电压源(VI)和输出电压(Vout)，第二控制模块的输入电压分别为第二电压源(V2)和输出电压(Vout)。 当第一电压源(VI)的电压大于第二电压源(V2)的电压时，第一晶体管(Mpl)完全导通，第二晶体管(Mp2)完全关断，输出电压(Vout)为第一电压源(VI)的电压。 当第一电压源(VI)的电压等于第二电压源(V2)的电压时，第一晶体管(Mpl)和第二晶体管(Mp2)中的两者之一完全导通。 所述比较器模块包括第三晶体管(Mp3)和第四晶体管(Mp4)，该第三晶体管(Mp3)和第四晶体管(Mp4)的源极分别与第一电压源(VI)和第二电压源(V2)相接，漏极分别与 第一电流源(II)和第二电流源(12)相接，两栅极相接到一起后与其中之一漏极相接，另一 漏极则为比较器的输出。所述第一晶体管(Mpl)和第二晶体管(Mp2)均为PM0S管。 所述第一晶体管(Mpl)和第二晶体管(Mp2)的宽长比满足当其中任意一个导通 时，第一电压源(VI)和第二电压源(V2)中电压较大者减去该晶体管的电压降后能满足输 出电压(Vout)的要求。 所述电路还包括第三电压源，该第三电压源的电压与所述第一 电压源及第二电压 源中的电压较大者再进行依次类推的比较后将电压最大的进行输出。 本专利技术还提出了另一种自动获取最大电压源的电路，该电路包括第一晶体管 (Mpl)和第二晶体管(Mp2)，第一电压源(VI)和第二电压源(V2);第一晶体管(Mpl)的漏 极分别与第一电压源(VI)和第二晶体管(Mp2)的栅极相接，第二晶体管(Mp2)漏极分别与 第二电压源(V2)和第一晶体管(Mpl)的栅极相接，第一晶体管(Mpl)和第二晶体管(Mp2) 的源极与输出电压(Vout)相接。 其中，所述第一晶体管(Mpl)和第二晶体管(Mp2)均为PM0S管。 所述第一电压源(VI)和第二电压源(V2)间的电压差大于PMOS管的门槛电压(Vt)。 本专利技术所揭示的自动获取最大电压源的电路，满足了具有多个电源供电的半导体 集成电路需要始终将最大的电源电压进行输出的需求，保证了该类电路的正常工作。附图说明 图1为本专利技术第一实施例的电路示意图； 图2为本专利技术第二实施例的电路示意图； 图3为本专利技术第二实施例中比较器的电路示意图； 图4为本专利技术第一实施例及第二实施例输出电压及流过体二极管的电流的仿真 结果示意图。具体实施例方式如图l所示，为本专利技术所揭示的自动获取最大电压源的电路的第一种实施方式， 该电路包括两个PM0S晶体管Mpl和Mp2，其中，第一晶体管Mpl的漏极与第一电压源VI及 第二晶体晶体管Mp2的栅极相接，第二晶体管Mp2的漏极与第二电压源V2及第一晶体管 Mpl的栅极相接，两个晶体管Mpl和Mp2的源极又与输出电压Vout相接。 当第一电压源VI和第二电压源V2间的电压相差较大(即大于PM0S管的门槛电 压Vt)时，此时，输出电压Vout的电压将总是与第一电压源VI和第二电压源V2中电压较大 的相一致，即当第一电压源V1的电压值大于第二电压源V2的电压值超过门槛电压Vt时， 输出电压Vout将为接近第一电压源Vl的电压值；当第二电压源V1的电压值大于第一电压 源V2的电压值超过门槛电压Vt时，输出电压Vout将为接近第二电压源VI的电压值，且在 这种情况下，两个PM0S晶体管Mpl和Mp2中总会有一个完全导通。 其中，两个PM0S晶体管Mpl和Mp2的宽长比W/L应该为当其中任意一个晶体管导通时，第一电压源VI和第二电压源V2中电压较大者减去该PMOS管的电压降落后能满足 输出电压Vout大小的需求。 第一种实施方式的电路虽然能将第一电压源VI和第二电压源V2中的电压较大者 输出给输出电压Vout，但这一电路只适用于两个或多个电压源间的电压差大于一个PMOS 管的门槛电压Vt，且输出电压Vout输出电流较小的场合。因为图1中，如果第一电压源VI 与第二电压源V2的电压差不大于一个PMOS管的门槛电压Vt时，两个PMOS晶体管Mpl和 Mp2将没有一个完全导通，当其中的一个关断时，另一 PMOS管的体二极管会开通，而由于体 二极管导通时的电压降较大，所以，这种情况下的输出电压Vout会比第一电压源VI和第二 电压源V2都小。且此时如果输出电压Vout在向其他电路提供大电流时，该电流将完全经 由体二极管流动，对PMOS管而言，有引起锁死(Latch-up)的危险。 图2为本专利技术所揭示的第二种实施方式，该电路包括PM0S管Mpl和Mp2，比较器模 块，以及Mpl控制模块及Mp2控制模块。第一 PMOS管Mpl和第二 PMOS管Mp2的漏极分别 与第一电压源VI和第二电压源V2相接，栅极分别与Mpl控制模块及Mp2控制模块相接，而 源极与输出电压Vout相接。 比较器模块的两输入端分别接第一电压源Vl及第二电压源V2，其输出端与Mpl控 制模块及Mp2控制模块相接，PM0S管Mpl和Mp2的宽长比的要求与第一实施例中的相同。 Mpl控制模块的电源输入端为第一电压源VI和输出电压Vout，Mp2控制模块的电源输入端 为第二电压源V2和输本文档来自技高网...

【技术保护点】
一种自动获取最大电压源的电路，其特征在于：该电路包括第一晶体管（Ｍｐ１）和第二晶体管（Ｍｐ２），比较器模块，第一控制模块（Ｍｐ１控制）及第二控制模块（Ｍｐ２控制），以及第一电压源（Ｖ１）和第二电压源（Ｖ２）；比较器模块的两输入端分别与第一电压源（Ｖ１）和第二电压源（Ｖ２）相接，输出端与第一控制模块（Ｍｐ１控制）及第二控制模块（Ｍｐ２控制）相接；比较器模块根据比较出的第一电压源（Ｖ１）和第二电压源（Ｖ２）的大小，通过第一控制模块（Ｍｐ１控制）及第二控制模块（Ｍｐ２控制）的控制使得第一晶体管（Ｍｐ１）和第二晶体管（Ｍｐ２）中的其中之一完全导通，从而将第一电压源（Ｖ１）和第二电压源（Ｖ２）中电压较大者进行输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：杜坦，江石根，谢卫国，
申请(专利权)人：苏州市华芯微电子有限公司，
类型：发明
国别省市：32[中国|江苏]