半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，属于半导体领域。该半导体器件包括P型衬底，接地，所述P型衬底形成有待保护器件，所述待保护器件包括形成于所述P型衬底的P阱和N阱，以及形成于所述P阱和/或N阱的栅氧化层，所述栅氧化层的表面形成有栅极，所述栅极的两侧具有漏极和源极；保护区，形成于具有P阱和N阱的P型衬底上，所述保护区连接至所述栅极，且所述待保护器件和保护区位于相同阱内。本发明专利技术通过将把保护区与栅极设置在相同阱内，从而能够确定最佳保护区的位置。不仅能够满足天线设计规则的条件，在保证全局PID可靠性的前提下，降低了芯片的面积。避免对半导体器件的性能造成影响。

【技术实现步骤摘要】

本专利技术涉及半导体，特别涉及一种半导体器件及其制造方法。

技术介绍

1、在半导体器件的制造过程中，半导体器件一般要经历很多使用等离子的工艺，如等离子蚀刻或活性离子蚀刻(rie)、薄膜沉积、灰化、和/或其他包括等离子的工艺。例如，可通过在覆盖导电层(blanket conductive layer)中蚀刻图案(如，线路)形成互连。用于进行这些工艺的能量可导致包括互连线路和栅电极的集成电路层变得带电。参图2所示，图2为保护二极管示意图，其中，10-晶圆衬底；20-天线；30-栅极氧化层；40-栅极结构，这些导电线路可作为天线，由于导电线路可被连接到器件的栅极，天线20收集的电荷传输到栅极结构40，产生的电荷可导致对器件的栅极电介质(如，栅极氧化层30)的损害，即会产生等离子体工艺致损伤(pid)。

2、等离子体工艺致损伤(pid)是晶体管可靠性风险评估的项目之一，对晶体管制造的良率和产品寿命有重要影响。特别是对含先进的阱、深沟槽等引入隔离面积的半导体器件尤为重要。在半导体制造时，新产品导入时会对数据进行天线设计规则检查，天线比(ar)通常指金属面本文档来自技高网...

【技术保护点】

1.一种半导体器件，其特征在于，包括：

2.根据权利要求1所述的半导体器件，其特征在于，所述保护区为二极管。

3.根据权利要求1所述的半导体器件，其特征在于，所述待保护器件包括第一器件和第二器件，所述第一器件和所述第二器件的至少一个栅极连接到所述保护区。

4.根据权利要求3所述的半导体器件，其特征在于，所述第一器件为NMOS器件，所述第二器件为PMOS器件，所述NMOS器件和PMOS器件的栅极与所述保护区连接。

5.根据权利要求4所述的半导体器件，其特征在于，所述NMOS器件还包括形成于P阱内的一个高浓度P型掺杂区和多个高浓度N型掺杂区，所...

【技术特征摘要】

1.一种半导体器件，其特征在于，包括：

2.根据权利要求1所述的半导体器件，其特征在于，所述保护区为二极管。

3.根据权利要求1所述的半导体器件，其特征在于，所述待保护器件包括第一器件和第二器件，所述第一器件和所述第二器件的至少一个栅极连接到所述保护区。

4.根据权利要求3所述的半导体器件，其特征在于，所述第一器件为nmos器件，所述第二器件为pmos器件，所述nmos器件和pmos器件的栅极与所述保护区连接。

5.根据权利要求4所述的半导体器件，其特征在于，所述nmos器件还包括形成于p阱内的一个高浓度p型掺杂区和多个高浓度n型掺杂区，所述高浓度n型掺杂区的表面形成有栅氧化层，所述栅极一侧的高浓度n型掺杂区形成漏极，所述栅极...

【专利技术属性】
技术研发人员：蔡亚果，刘哲郡，陆尉，曹亚民，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：