改善半浮栅器件栅极高度差的方法技术

本发明专利技术提供一种改善半浮栅器件栅极高度差的方法，提供衬底，衬底上逻辑器件区上形成有逻辑栅极结构，衬底上的存储区上形成有半浮栅结构，半浮栅结构的顶端高于逻辑栅极结构；在衬底上形成覆盖逻辑栅极结构、半浮栅结构的刻蚀停止层，形成覆盖刻蚀停止层的第一层间介质层；研磨第一层间介质层至刻蚀半浮栅结构最上端处，刻蚀第一层间介质层及其下方的半浮栅结构，使得半浮栅结构为所需高度，部分第一层间介质层仍保留在逻辑栅极结构的上方；形成覆盖第一层间介质层的第二层间介质层，研磨第二层间介质层至逻辑栅极结构的上表面裸露，以形成平坦化的形貌。本发明专利技术能够解决半浮栅产品栅极高度差的问题，同时解决逻辑区氮化硅残留的问题。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种改善半浮栅器件栅极高度差的方法。

技术介绍

1、现有工艺由于浮栅器件结构构造的独特性导致在array(存储阵列)区的栅极高度较高，相较于逻辑区栅极高出约350埃。这种栅极高度差仅依赖ild0-cmp(研磨层间介质层)技术无法解决，同时logical(逻辑器件)区由于栅极高度相对较低，也无法打开，将面临严重的残留物问题。由于栅极无法打开，造成后续无法填充金属栅，进而带来一系列的问题。

2、为解决上述问题，需要提出一种新型的改善半浮栅器件栅极高度差的方法。

技术实现思路

1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善半浮栅器件栅极高度差的方法，用于解决现有技术中浮栅器件结构构造的独特性导致在array(存储阵列)区的栅极高度较高，这种栅极高度差仅依赖ild0-cmp(研磨层间介质层)技术无法解决的问题。

2、为实现上述目的及其他相关目的，本专利技术提供一种改善半浮栅器件栅极高度差的方法，包括：

3、步骤一、提供衬底，所述衬底本文档来自技高网...

【技术保护点】

1.一种改善半浮栅器件栅极高度差的方法，其特征在于，至少包括：

2.根据权利要求1所述的改善半浮栅器件栅极高度差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

3.根据权利要求1所述的改善半浮栅器件栅极高度差的方法，其特征在于：步骤一中的所述半浮栅结构包括第一至三多晶硅栅极，所述第一多晶硅栅极的底端延伸至所述衬底中，所述第二多晶硅栅极形成于所述第一多晶硅栅极上，所述第三多晶硅栅极的一侧由所述第二、三多晶硅栅极的侧边向上延伸；所述第一多晶硅栅极与所述衬底间形成有第一栅极介电层，所述第一、二多晶硅栅极间形成有第二栅极介电层，所述第...

【技术特征摘要】

1.一种改善半浮栅器件栅极高度差的方法，其特征在于，至少包括：

2.根据权利要求1所述的改善半浮栅器件栅极高度差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。

3.根据权利要求1所述的改善半浮栅器件栅极高度差的方法，其特征在于：步骤一中的所述半浮栅结构包括第一至三多晶硅栅极，所述第一多晶硅栅极的底端延伸至所述衬底中，所述第二多晶硅栅极形成于所述第一多晶硅栅极上，所述第三多晶硅栅极的一侧由所述第二、三多晶硅栅极的侧边向上延伸；所述第一多晶硅栅极与所述衬底间形成有第一栅极介电层，所述第一、二多晶硅栅极间形成有第二栅极介电层，所述第三多晶硅栅极与所述第一、二多晶硅栅极间形成有第三栅极介电层。

4.根据权利要求1所述的改善半浮栅器件栅极高度差的方法，其特征在于：步骤一中的所述逻辑栅极结构由自下而上的第四栅极介电层和第四多晶硅栅极组成，所述第四多晶硅栅极的侧壁形成...

【专利技术属性】
技术研发人员：马杏，却玉蓉，王凯琳，俞剑文，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：