集成电路测试模式下的时钟诊断修复方法、装置和设备制造方法及图纸

本申请涉及集成电路测试模式下的时钟诊断修复方法、装置和设备，通过对集成电路芯片在扫描设计后的网表进行测试时钟树的提取分析，找到两个输入端来源于测试时钟的所有最后一级时钟选择器后，从中找出来源于组合逻辑的功能选择使能信号的修复选择端，最后分别为各待修复选择端添加一个或门，以避免集成电路芯片在测试模式下时钟切换后时钟输出不确定的问题。与传统技术相比，通过在时钟多级多路选择器的级联部分增加少量硬件电路，有效消除了集成电路芯片在测试模式下时钟切换后时钟输出的两种不确定性，保证芯片在扫描测试模式下的正常运行，提高了集成电路芯片的仿真验证通过率。

【技术实现步骤摘要】

本专利技术属于集成电路可测试性设计，涉及一种集成电路测试模式下的时钟诊断修复方法、装置和设备。

技术介绍

1、随着集成电路的高速发展，芯片集成度越来越高，工艺尺寸越来越小，生产缺陷的问题更加突出，集成电路芯片的可测试性设计就越来越重要。在现有的dft(design fortest，集成电路可测试性设计)测试方案中，扫描设计（scan design）是dft技术中最重要的手段之一，在设计中需要满足设计规则检查(design rule check，drc)的要求。测试时钟会在要求的结点和功能时钟进行切换，电子设计自动化工具（eda）在做测试时钟检查时，一类drc错误无法被检测出，从而影响后续的仿真验证。例如，在测试模式下，测试时钟通过多级多路选择器（multiplexer，mux）（即mux级联）的最后一级时，原有mux的两个输入端切换到了测试时钟（test_clk）；但是由于mux选择端信号到达的时机不确定，或者mux的两个输入端的测试时钟树延时不一致，则可能导致mux的输出测试时钟不稳定，后果是mux输出可能有全为信号x，或者有一段为信号x，或者不定期的出本文档来自技高网...

【技术保护点】

1.一种集成电路测试模式下的时钟诊断修复方法，其特征在于，包括步骤：

2.一种集成电路测试模式下的时钟诊断修复装置，其特征在于，包括：

3.一种时钟多级多路选择器的级联装置，其特征在于，包括最后一级时钟选择器的选择端有添加一个或门的时钟多级多路选择器；所述或门的第一输入端用于接入功能选择使能信号，所述或门的第二输入端用于接入测试使能信号，所述或门的输出端连接所述最后一级时钟选择器的选择端。

4.一种计算机设备，包括存储器和处理器，其特征在于，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现权利要求1所述的集成电路测试模式下的时钟诊断修复方...

【技术特征摘要】

1.一种集成电路测试模式下的时钟诊断修复方法，其特征在于，包括步骤：

2.一种集成电路测试模式下的时钟诊断修复装置，其特征在于，包括：

3.一种时钟多级多路选择器的级联装置，其特征在于，包括最后一级时钟选择器的选择端有添加一个或门的时钟多级多路选择器；所述或门的第一输入端用于接...

【专利技术属性】
技术研发人员：胡春媚，王法振，唐茜茜，梁斌，柴思佳，张震，吴振宇，陈小文，罗登，陈建军，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：