具有处理器及输入／输出控制器的系统技术方案

本发明专利技术公开了一种具有处理器及输出／输出控制器的系统。一种控制包括处理器及Ｉ／Ｏ控制器的设备的方法，包括：存储执行信息；连续地接收到第一请求及第二请求；参考所述执行信息来确定所述第一请求及所述第二请求的各自执行的启动是要由所述处理器还是所述Ｉ／Ｏ控制器来管理；在所述第一请求及所述第二请求的执行的启动由所述Ｉ／Ｏ控制器管理时，从所述Ｉ／Ｏ控制器向所述处理器发送所述第一请求，并且当在所述处理器处完成所述第一请求的执行时，从所述Ｉ／Ｏ控制器向所述处理器发送所述第二请求；以及在所述第一请求及所述第二请求的执行的启动由所述处理器管理时，无论所述处理器是否完成所述第一请求的执行，都向所述处理器发送所述第一请求及所述第二请求。

【技术实现步骤摘要】

本文中讨论的实施例的某一方面涉及具有处理器及输出/输出(I/O)控制器的系统。
技术介绍
部分地构成信息设备的系统板被构造成响应于接收到10请求而控制相继的请求之间的顺序。IO请求需要顺序保证以使得后续请求不会跳过在先请求。当请求存储器访问时，系统板控制顺序以在完成基于在先请求的存储器访问之后发送后续请求。 系统板中的IOC(输入/输出控制器)在接收到关于存储器访问建立的响应之后发出后续请求。IOC将后续请求保持从发送在先请求到接收到响应的时间段。因此，从接收到请求到完成处理后续请求会花费很长时间。 已经提出了在日本特开专利公报06-187231号、日本特开专利公报04-190435号 及日本特开专利公报2007-148507号中公开的技术。
技术实现思路
因此，本专利技术的目的是縮短从接收到在先请求到完成处理后续请求所花费的时间 段。 根据实施例的一方面， 一种控制包括处理器及用于发送或接收请求的I/O控制器 的设备的方法，包括存储执行信息，所述执行信息根据相继请求的类型的组合指示要由所 述处理器还是所述I/O控制器来管理所述相继请求的执行的启动；所述I/O控制器连续地 接收到第一请求及第二请求；所述I/O控制器参照所述执行信息来确定所述第一请求及所 述第二请求的各自执行的启动是要由所述处理器还是所述I/O控制器来管理；在所述第一 请求及所述第二请求的执行的启动由所述1/0控制器管理时，从所述I/O控制器向所述处 理器发送所述第一请求，并且当在所述处理器处完成所述第一请求的执行时，从所述I/O 控制器向所述处理器发送所述第二请求；以及在所述第一请求及所述第二请求的执行的启 动由所述处理器管理时，无论所述处理器是否完成所述第一请求的执行，都向所述处理器 发送所述第一请求及所述第二请求。附图说明 图1是例示根据实施例1的系统板的结构的框图； 图2是例示从IOC到存储器的包路径的图； 图3是例示根据实施例1的IOC的结构的框图； 图4是例示控制单元表的示例的说明图； 图5是例示从IOC到存储器的包路径的说明图； 图6是例示根据实施例1的CPU的结构的框图； 图7是例示如何縮短等待时间的说明 图8是例示根据实施例1的在系统板中执行的请求顺序保证处理的流程的序列 图； 图9是例示当发生错误时在系统板中执行的请求顺序保证处理的流程的序列图； 图10是例示根据实施例2的在系统板中执行的请求顺序保证处理的流程的序列 图； 图11是例示现有技术的说明图； 图12是例示现有技术的说明图；以及 图13是例示现有技术的说明图。具体实施例方式将参照附图描述根据本专利技术技术的请求顺序控制系统、请求顺序控制方法及请求 顺序控制程序的示例。 参照图11，系统板上安装有CPU(中央处理单元)、SC(系统控制器)、I0C(外部输 入/输出控制器)及存储器。以上构造的系统板用于按IOC、 SC、存储器的顺序传送10请 求。 参照图12，当IOC从外部输入接收到需要顺序保证的请求时，系统板向SC发出在 先请求。当从IOC接收到在先请求时，SC使该在先请求进入流水线，并向存储器发送出存 储器访问请求。 当建立了存储器访问时，SC向IOC发送关于存储器访问建立的响应。在从SC接 收到关于存储器访问建立的响应之后，IOC向SC发出后续请求。如图13中所例示的，IOC对所有需要顺序保证的io请求执行顺序保证。 实施例1 : 在下面的示例中，首先将描述根据实施例1的系统板的结构及处理流程，然后将 描述实施例1的优点。下文中将描述用作CPU及SC的系统板的示例。 系统板结构 首先将参照图1描述根据实施例1的系统板1。图1是例示根据实施例1的系统 板1的结构的框图。参照图l，根据实施例1的系统板1包括经由总线等而相互连接的IOC 10、CPU 20及存储器30(图中例示的"存储器"，适用于下面的描述)。将描述各个元件的各 个处理流程。 IOC IO控制到系统板I的外部/来自系统板l的外部的信号发送/接收。当从外 部设备接收到需要顺序保证的请求时，根据实施例1的I0C 10向CPU 20发出在先请求，然 后向CPU 20发出后续请求。稍后将参照图3更详细地描述I0C IO执行的处理。 CPU 20控制IOC 10与存储器30之间的包发送/接收，并执行各种类型的计算及 数据处理。在实施例1中，CPU 20使从IOC接收到的在先请求或后续请求进入流水线以访 问存储器30。稍后将参照图6更详细地描述CPU 20执行的处理。 存储器30存储用于执行各种类型的处理的数据。具体地说，存储器30接收到来 自CPU 20的请求，并接受访问以执行读处理/写处理。 将参照图2描述从IOC 10到存储器30的包路径。参照图2，在系统板1中，IOC 10经由CPU 20而连接到存储器30。 IOC 10经由10总线(即，IOC-CPU总线)而连接到5CPU 20。在实施例1中，10总线形成为8通道X4线串行传输总线。图2仅例示了单个10 总线。由于设置有多个10总线，因此在传送过程中针对10总线上的包的顺序保证是必不 可少的。 参照图2， CPU 20连接到存储器30。可能会存在以下情况来自各个源的保持等 待的请求在CPU 20中的流水线处遭受忙重试，即，该请求被返回到流水线的入口以再次处 理它。在先请求及后续请求需要顺序保证以应付前述情况。 IOC结构 将参照图3至图5描述图1中例示的IOC 10的结构。图3是例示根据实施例1 的IOC的结构的框图。图4是作为控制单元表的示例的说明图。图5是例示从I0C到存储 器的包路径的说明图。 参照图3，根据实施例1的IOC 10包括外部输入/输出控制1/F(接口，适用于后 续描述)11、CPU控制I/F 12、控制单元13及数据存储单元14。 CPU控制I/F 12经由I0总 线而连接到CPU 20。将描述各个单元的各个处理。1/0控制器10连续地接收到第一请求 及第二请求。 外部输入/输出控制I/F 11控制关于要从与其连接的外部单元输入或输出给该 外部单元的各种信息数据的通信。例如，外部输入/输出控制I/Fll从外部单元接收到包 括需要顺序保证的请求在内的各种请求。 CPU控制I/F 12控制关于要发送给与其连接的CPU 20或从CPU 20接收的各种 信息数据的通信。具体地说，CPU I/F 12向CPU 20发送在先请求，然后向CPU 20发送与 该在先请求相对应的后续请求。CPU控制I/F 12从CPU 20接收到关于完成请求处理的通 知。 数据存储单元14存储用于要由控制单元13执行的各种处理的数据、未完成的请 求以及程序，并且包含控制单元表14a。控制单元表14a将用于执行顺序保证控制的设备的 数据与请求类型相关联地存储。参照图3中的示例，将I0C 10或CPU 20设定为用于执行 顺序保证控制的单元。执行顺序保证控制以防止后续请求跳过在先请求。 控制单元表14a存储有例示在先请求的类型的"在先请求"、例示后续请求的类型 的"后续请求"以及例示用于执行顺序控制以防止后续请求跳过彼此关联的在先请求的单 元的"顺序控制单元"。"所有的DMA写/读"是指要作为在先请求由IOC IO发出的所有的 DMA写/读。本文档来自技高网...

【技术保护点】
一种控制具有处理器及用于发送或接收请求的Ｉ／Ｏ控制器的系统的方法，包括：存储执行信息，所述执行信息根据相继请求的类型的组合指示要由所述处理器还是所述Ｉ／Ｏ控制器来管理所述相继请求的执行的启动；所述Ｉ／Ｏ控制器连续地接收到第一请求及第二请求；所述Ｉ／Ｏ控制器参考所述执行信息来确定所述第一请求及所述第二请求的各自执行的启动是要由所述处理器还是所述Ｉ／Ｏ控制器来管理；在所述第一请求及所述第二请求的执行的启动由所述Ｉ／Ｏ控制器管理时，从所述Ｉ／Ｏ控制器向所述处理器发送所述第一请求，并且当在所述处理器处完成所述第一请求的执行时，从所述Ｉ／Ｏ控制器向所述处理器发送所述第二请求；以及在所述第一请求及所述第二请求的执行的启动由所述处理器管理时，无论所述处理器是否完成所述第一请求的执行，都向所述处理器发送所述第一请求及所述第二请求。

【技术特征摘要】
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【专利技术属性】
技术研发人员：草地宗太，杉崎刚，中川哲志，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]