【技术实现步骤摘要】
本专利技术涉及一种深源沟槽式4h-sic mosfet器件，属于半导体。
技术介绍
1、作为一种宽禁带半导体材料，相较于传统si材料，4h-sic具有更高的热导率、更高的临界击穿场强和电子饱和速度，因而4h-sic金属氧化物半导体场效应晶体管(mosfets)具有热稳定性好、导通电阻低、开关速度快等优势，是当前发展迅速的功率半导体器件。
2、4h-sic mosfets可分为平面栅式(vdmosfets)和沟槽栅式(umosfets)。其中，由于umosfets通道的密度和迁移率更高，沟槽栅式mosfets具有更优异的静态特性。然而，umosfets的输入电容(ciss)和反向传输电容(crss)相对较大，使得功率器件的驱动损耗和开关损耗受到影响。此外，由于沟槽结构的存在，其下底壁尖角处容易聚集电荷，从而电场主要集中在沟槽底部的拐角处，导致在关断状态下，umosfets沟槽底部的电场拥挤，栅氧化层极易被击穿，因此栅氧化层的可靠性无法保证。
3、为了提高栅氧化层的可靠性，出现了采用双沟槽源极mosfets，一定程度上减轻了电场拥挤效应，但双沟槽的结构并不能完全保护工作在高压下的栅氧化物。因此，现有技术通过在栅氧化层底部增设一层p+型屏蔽区，增设的p+型屏蔽区与沟槽底部的n型漂移区形成的pn结将会承受漏极到栅极的电压，从而降低栅氧化层的电场强度，进而实现对栅氧化物的保护。虽然经过改进后的器件结构表现出良好的关断态特性，但该方法在栅氧化层底部增设p+型屏蔽区时，为防止其浮动，需要在垂直方向构造与源极相接触的p+
技术实现思路
1、为了解决统umosfet存在的问题，本专利技术提供了一种深源沟槽式4h-sic mosfet器件，所述器件设置有深源沟槽，且在两侧深源沟槽与对应侧的p+型屏蔽区之间设置有呈左右对称的l形p型柱体，使得p型柱体与n型漂移区形成超结，同时p型柱体的上方与p+型源区相接触，阻断p+型屏蔽区与源极直接接触。
2、可选的，所述器件的结构由下至上包括：
3、漏极金属层(1)及其上方的n+型衬底(4)；
4、n型漂移区(5)，位于n+型衬底(4)的上方；
5、第一p型柱体(7a)、第二p型柱体(7b)呈左右对称的l形，分别位于n型漂移区(5)的左、右两侧；
6、第一源沟槽(6a)、第一p+型屏蔽区(11a)，分别位于第一p型柱体(7a)的左侧、右侧，且第一源沟槽(6a)的右侧和下侧均与第一p型柱体(7a)相接触，上侧与源极金属层(2)相接触；
7、第二源沟槽(6b)、第二p+型屏蔽区(11b)，分别位于第二p型柱体(7b)的右侧、左侧，且第二源沟槽(6b)的左侧和下侧均与第二p型柱体(7b)相接触，上侧与源极金属层(2)相接触；
8、第一p+型源区(8a)、第二p+型源区(8b)，分别位于第一p型柱体(7a)、第二p型柱体(7b)的上方，且均位于源极金属层(2)的下方；
9、第一p型基区(10a)，位于第一p+型源区(8a)的右侧；
10、第二p型基区(10b)，位于第二p+型源区(8b)的左侧；
11、第一n+型源区(9a)、第二n+型源区(9b)，分别位于第一p型基区(10a)、第二p型基区(10b)的上方，且均位于源极金属层(2)的下方；
12、多晶硅栅(3)；
13、栅氧化层(13)，位于多晶硅栅(3)的下方、左侧及右侧；
14、隔离层(12)，位于多晶硅栅(3)、栅氧化层(13)的上方，且左右分别延伸至部分第一n+型源区(9a)、第二n+型源区(9b)的上方；
15、源极金属层(2)，位于隔离层(12)的左右两侧及上方。
16、可选的，所述第一源沟槽(6a)与第二源沟槽(6b)的深度范围为7～9μm，其宽度为2μm，填充材料为二氧化硅。
17、可选的，p型柱体的材料为4h-sic，其掺杂浓度为1.5×1017cm-3，距离源沟槽底部深为0.3μm，距离源沟槽侧边宽为0.3μm。
18、可选的，所述n+型衬底(4)、n型漂移区(5)的材料均为4h-sic，其掺杂浓度范围分别为1×1019cm-3～3×1019cm-3、2×1016cm-3～3×1016cm-3。可选的，p+型源区和p型基区的材料均为4h-sic，其掺杂浓度范围分别为1×1019cm-3～3×1019cm-3、3×1017cm-3～4×1017cm-3。
19、可选的，p+型屏蔽区的材料为4h-sic，其掺杂浓度范围为5×1017～8×1017cm-3，其深度范围为1～2μm。
20、可选的，所述多晶硅栅(3)的材料为n型多晶硅，其掺杂浓度范围为1×1019～3×1019cm-3。
21、可选的，所述栅氧化层(13)的材料为二氧化硅，其厚度范围为50～70nm。
22、本申请还提供一种集成芯片，所述集成芯片上设置有上述深源沟槽式4h-sicmosfet器件。
23、本专利技术有益效果是：
24、通过深源沟槽引入的p型柱体与n型漂移区形成的超结，相较于交替形成的超结，其具有更均匀的掺杂分布和更小的横向宽度，且n型漂移区掺杂浓度的增加都更有利于降低导通电阻。同时，本申请方案将p+型屏蔽区设置在p型柱体的一侧，避免与源极直接接触，不仅可以通过阻断栅极和漏极之间的电容耦合来降低反向传输电容，还降低了输入电容。且一侧的p+型屏蔽区的掺杂浓度要高于n型漂移区，可防止其被完全耗尽，从而更有效地保护高电场下的栅氧化物。此外，p型柱体的设置还确保了深源沟槽内氧化物的可靠性，而深源沟槽内填充的氧化物还有利于减小器件内的电流路径，从而降低器件的饱和漏电流，有利于提高短路能力。
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1.一种深源沟槽式4H-SiC MOSFET器件，其特征在于，所述器件设置有深源沟槽，且在两侧深源沟槽与对应侧的P+型屏蔽区之间设置有呈左右对称的L形P型柱体，使得P型柱体与N型漂移区形成超结，同时P型柱体的上方与源极相接触，阻断P+型屏蔽区与源极直接接触。
2.根据权利要求1所述的器件，其特征在于，所述器件的结构由下至上包括：
3.根据权利要求2所述的器件，其特征在于，所述第一源沟槽(6a)与第二源沟槽(6b)的深度范围为7～9μm，其宽度为2μm，填充材料为二氧化硅。
4.根据权利要求3所述的器件，其特征在于，P型柱体的材料为4H-SiC，其掺杂浓度为1.5×1017cm-3，距离源沟槽底部深为0.3μm，距离源沟槽侧边宽为0.3μm。
5.根据权利要求4所述的器件，其特征在于，所述N+型衬底(4)、N型漂移区(5)的材料均为4H-SiC，其掺杂浓度范围分别为1×1019cm-3～3×1019cm-3、2×1016cm-3～3×1016-3
6.根据权利要求5所述的器件，其特征在于，P+型源区和P型基区的材料均为4H
7.根据权利要求6所述的器件，其特征在于，P+型屏蔽区的材料为4H-SiC，其掺杂浓度范围为5×1017～8×1017cm-3，其深度范围为1～2μm。
8.根据权利要求7所述的器件，其特征在于，所述多晶硅栅(3)的材料为N型多晶硅，其掺杂浓度范围为1×1019～3×1019cm-3。
9.根据权利要求7所述的器件，其特征在于，所述栅氧化层(13)的材料为二氧化硅，其厚度范围为50～70nm。
10.一种集成芯片，其特征在于，所述集成芯片上设置有权利要求1-9任一项所述的深源沟槽式4H-SiC MOSFET器件。
...【技术特征摘要】
1.一种深源沟槽式4h-sic mosfet器件，其特征在于，所述器件设置有深源沟槽，且在两侧深源沟槽与对应侧的p+型屏蔽区之间设置有呈左右对称的l形p型柱体，使得p型柱体与n型漂移区形成超结，同时p型柱体的上方与源极相接触，阻断p+型屏蔽区与源极直接接触。
2.根据权利要求1所述的器件，其特征在于，所述器件的结构由下至上包括：
3.根据权利要求2所述的器件，其特征在于，所述第一源沟槽(6a)与第二源沟槽(6b)的深度范围为7～9μm，其宽度为2μm，填充材料为二氧化硅。
4.根据权利要求3所述的器件，其特征在于，p型柱体的材料为4h-sic，其掺杂浓度为1.5×1017cm-3，距离源沟槽底部深为0.3μm，距离源沟槽侧边宽为0.3μm。
5.根据权利要求4所述的器件，其特征在于，所述n+型衬底(4)、n型漂移区(5)的材料均为4h-sic，其掺杂浓度范围分别为1×1019cm-...
【专利技术属性】
技术研发人员：夏华秋，焦伟，黄嘉丽，吕科锐，王旭，
申请(专利权)人：江苏东海半导体股份有限公司，
类型：发明
国别省市：
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