3D-Nor型闪存器件阵列结构的加压操作方法技术

本发明专利技术提供一种3D‑Nor型闪存器件阵列结构的加压操作方法，提供存储阵列，上一层的存储单元的漏端位线和相邻下一层存储单元源端源线共用；存储阵列的编程方法包括：选取一存储单元的一位线接地，另一位线接第一操作电压，其余的位线均接高阻态；该存储单元的字线接第二操作电压，其余的字线均接地；存储阵列的读取方法包括：选取一存储单元的一位线接地，另一位线接第三操作电压，其余的位线均接高阻态；该存储单元的字线接第四操作电压，其余的字线均接地。本发明专利技术的加压操作方法，在器件阵列操作时，选中的Bit在编程和读取时消除了其他漏电通道，可降低编程功耗，同时减小了读取操作时的漏电流对读取数据的干扰。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种3d-nor型闪存器件阵列结构的加压操作方法。

技术介绍

1、采用1t(1-transistor)器件结构nor型阵列的闪存技术被广泛用于各种嵌入式消费类电子产品等应用中。1t结构由于没有选择栅晶体管，因此拥有更小的比特(bit)面积，提高了存储集成密度即节省芯片面积、降低制造成本。nor型存储阵列由于每一个bit的源漏都直接通过金属引出，因此可实现每一个比特位的直接访问，因此相对于nand阵列结构具有更高的读取速度。

2、随着二维平面器件的不断微缩，闪存器件的微缩逐渐接近二维微缩的极限，nand型阵列器件率先向三维集成转型，如果nor型器件也能实现三维集成，将大大提升nor存储器件单位面积内的容量。

3、现有技术的一种3d-nor闪存器件结构(如图1所示)和阵列(如图2所示)，其中各附图标记代表的结果为：101—衬底，102—刻蚀停止层氧化硅，103b—底部源漏极重掺杂的多晶硅层(b表示bottom)，104b—源漏极多晶硅之间的隔离介质层氧化硅层(b表示bottom)，103m—中间源漏极重掺本文档来自技高网...

【技术保护点】

1.一种3D-Nor型闪存器件阵列结构的加压操作方法，其特征在于，至少包括：

2.根据权利要求1所述的3D-Nor型闪存器件阵列结构的加压操作方法，其特征在于：所述存储阵列形成于衬底上。

3.根据权利要求2所述的3D-Nor型闪存器件阵列结构的加压操作方法，其特征在于：所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

4.根据权利要求2所述的3D-Nor型闪存器件阵列结构的加压操作方法，其特征在于：所述存储单元包括：由下而上为递减的阶梯状存储结构，所述阶梯状存储结构由多层源漏极重掺杂的多晶硅层以及用于隔离源漏极重掺杂的多晶硅层的隔离介质层组成；形...

【技术特征摘要】

1.一种3d-nor型闪存器件阵列结构的加压操作方法，其特征在于，至少包括：

2.根据权利要求1所述的3d-nor型闪存器件阵列结构的加压操作方法，其特征在于：所述存储阵列形成于衬底上。

3.根据权利要求2所述的3d-nor型闪存器件阵列结构的加压操作方法，其特征在于：所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。

4.根据权利要求2所述的3d-nor型闪存器件阵列结构的加压操作方法，其特征在于：所述存储单元包括：由下而上为递减的阶梯状存储结构，所述阶梯状存储结构由多层源漏极重掺杂的多晶硅层以及用于隔离源漏极重掺杂的多晶硅层的隔离介质层组成；形成于所述阶梯状存储结构中的凹槽，所述凹槽中形成有栅极介质层以及填充剩余所述沟槽的栅极多晶硅层；覆盖所述阶梯状存储结构的层间介质层；形成于所述层间介质层上且用于引出所述栅极多晶硅层、每层所述源漏极重掺杂的多晶硅层的接触孔金属叠层；与所述接触孔电接触的金属线。

5.根据权利要求4所述...

【专利技术属性】
技术研发人员：许昭昭，张引桐，刘冬华，钱文生，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：