【技术实现步骤摘要】
本公开概括而言涉及半导体器件的输入输出(io)库组(bank)。更具体而言，本公开涉及可编程逻辑器件的io库组。
技术介绍
1、本节旨在向读者介绍可能与本公开的各种方面有关的技术的各种方面，这些方面将在下文中描述和/或要求保护。相信这种论述有助于向读者提供背景信息，以促进更好地理解本公开的各种方面。因此，可以理解，这些陈述应从这个角度来解读，而不是被解读为是对现有技术的承认。
2、集成电路，例如现场可编程门阵列(field programmable gate array，fpga)，被编程以执行一个或多个特定的功能。fpga(或其他可编程逻辑器件)可利用io来使得数据能够被输入到fpga或从fpga输出。例如，io可提供到与fpga耦合的存储器器件的接口。在fpga的io及其同步动态随机访问存储器(synchronous dynamic random accessible memory，sdram)接口的情境下，创建模块化的io库组可能是有利的，这样库组中的io的数目就足够少，从而可以通过添加或移除库组来容易地构建使用不同数...
【技术保护点】
1.一种具有浮动宽度输入输出(IO)的系统，包括：
2.如权利要求1所述的系统，其中，所述可编程逻辑架构核心被配置为计算ECC并且将所述ECC发送到所述多个IO库组之一各自的存储器控制器以传输到所述存储器器件。
3.如权利要求1所述的系统，包括：
4.如权利要求1到3中任一项所述的系统，其中，每个所述存储器控制器使用公用控制器时钟来捕捉来自所述可编程逻辑架构核心的数据。
5.如权利要求4所述的系统，其中，所述多个IO库组包括多个锁相环(PLL)。
6.如权利要求5所述的系统，其中，所述多个IO库组中的IO库组...
【技术特征摘要】
1.一种具有浮动宽度输入输出(io)的系统，包括：
2.如权利要求1所述的系统，其中，所述可编程逻辑架构核心被配置为计算ecc并且将所述ecc发送到所述多个io库组之一各自的存储器控制器以传输到所述存储器器件。
3.如权利要求1所述的系统，包括：
4.如权利要求1到3中任一项所述的系统，其中，每个所述存储器控制器使用公用控制器时钟来捕捉来自所述可编程逻辑架构核心的数据。
5.如权利要求4所述的系统，其中，所述多个io库组包括多个锁相环(pll)。
6.如权利要求5所述的系统，其中，所述多个io库组中的io库组之一中的所述多个pll中的一个pll向所述多个io库组中的其他io库组的存储器控制器提供所述公用控制器时钟。
7.如权利要求5所述的系统，其中，所述多个io库组中的每一者使用来自所述多个pll的各自的独立本地时钟。
8.如权利要求7所述的系统，其中，所述多个io库组各自分别包括：
9.如权利要求8所述的系统，其中，所述多个io库组各自分别包括：
10.如权利要求1到9中任一项所述的系统，其中，所述可编程逻辑架构核心被配置为：在所述多个io库组的各个存储器控制器之间分割要通过所述存储器通道发送的数据。
11.一种具有浮动宽度输入输出(io)的系统，包括：
12.如权利要求11所述的系统，其中...
【专利技术属性】
技术研发人员：特伦斯·玛吉，杰弗里·舒尔茨，阿伦·帕特尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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