The invention relates to a low power excitation generating system, including a n bit counter, single input change encoder, pseudo-random seed generator and XOR logic combination, through a simple counter plus some \XOR\ and \or\ logic circuit test excitation can realize single input without redundant jump. For the N input circuit to be tested, can produce 2n single input change test vector set, covering all possible combinations of test vectors, reduce test power at the same time, does not increase the test time, the fault coverage is not affected.
【技术实现步骤摘要】
本专利技术涉及一种集成电路测试
，特别涉及一种低功耗激励产生系统。
技术介绍
随着集成电路工艺和设计技术的发展，集成电路的规模可达千万门级，而且越 来越多的芯片时钟工作在GHz，这直接导致芯片的功耗巨增，同时导致芯片的测试变得 异常复杂。以往，由于测试是在远低于正常工作模式的频率下进行，测试时功耗问题还 不是很突出，但随着测试技术的进步，很多时候芯片必须以工作频率进行测试，这使得 测试功耗激增。由于正常工作时的数据存在很大的相关性，而测试时各向量之间的相关 性却很低，导致电路的活动性在测试模式下远高于正常工作模式，使得芯片在测试模式 下的功耗比正常模式下高出一倍左右。即使芯片经过低功耗设计，测试时功耗也很容易 超标，过高的测试功耗将导致芯片可靠性降低，甚至直接烧坏芯片；而且测试时电流密 度的增加会引起电源电压的波动，这可能改变某些原本正确的逻辑，使得无故障芯片不 能通过测试，导致成品率降低；另一方面，如果因为散热的原因而必须采用散热性能更 好的封装技术，会导致芯片成本增加等。 由于受到自动测试设备性能的限制，目前很多芯片采用降频测试，这使得有些 只有在高频...
【技术保护点】
一种低功耗激励产生系统，其特征在于，包括一个ｎ位计数器、单输入跳变编码器、伪随机种子发生器、测试时钟以及异或逻辑组合电路，，ｎ位计数器由测试时钟控制，进行计数，单输入跳变编码器对ｎ位计数器产生的数据进行编码，输出产生２ｎ个单输入跳变向量，再与伪随机种子发生器产生的伪随机种子输入到异或电路进行异或后输出测试激励ｎ位计数器的输出数据经过或非门组电路后与测试时钟输入到与门电路后输出作为伪随机种子发生器的实际时钟。
【技术特征摘要】
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