一种低功耗激励产生系统技术方案

本发明专利技术涉及一种低功耗激励产生系统，包括一个ｎ位计数器、单输入跳变编码器、伪随机种子发生器以及异或逻辑组合，通过简单的计数器加上一些“异或”和“或非”逻辑电路，即可实现没有冗余的单输入跳变的测试激励。对于ｎ个输入的被测试电路，最大可产生２ｎ个单输入跳变测试向量集，覆盖了所有可能的测试向量组合，降低测试功耗的同时，不增加测试时间，故障覆盖率也不会受影响。

Low power excitation generating system

The invention relates to a low power excitation generating system, including a n bit counter, single input change encoder, pseudo-random seed generator and XOR logic combination, through a simple counter plus some \XOR\ and \or\ logic circuit test excitation can realize single input without redundant jump. For the N input circuit to be tested, can produce 2n single input change test vector set, covering all possible combinations of test vectors, reduce test power at the same time, does not increase the test time, the fault coverage is not affected.

【技术实现步骤摘要】

本专利技术涉及一种集成电路测试
，特别涉及一种低功耗激励产生系统。
技术介绍
随着集成电路工艺和设计技术的发展，集成电路的规模可达千万门级，而且越 来越多的芯片时钟工作在GHz，这直接导致芯片的功耗巨增，同时导致芯片的测试变得 异常复杂。以往，由于测试是在远低于正常工作模式的频率下进行，测试时功耗问题还 不是很突出，但随着测试技术的进步，很多时候芯片必须以工作频率进行测试，这使得 测试功耗激增。由于正常工作时的数据存在很大的相关性，而测试时各向量之间的相关 性却很低，导致电路的活动性在测试模式下远高于正常工作模式，使得芯片在测试模式 下的功耗比正常模式下高出一倍左右。即使芯片经过低功耗设计，测试时功耗也很容易 超标，过高的测试功耗将导致芯片可靠性降低，甚至直接烧坏芯片；而且测试时电流密 度的增加会引起电源电压的波动，这可能改变某些原本正确的逻辑，使得无故障芯片不 能通过测试，导致成品率降低；另一方面，如果因为散热的原因而必须采用散热性能更 好的封装技术，会导致芯片成本增加等。 由于受到自动测试设备性能的限制，目前很多芯片采用降频测试，这使得有些 只有在高频条件下才会出现的故障无法测出，因此采用正常工作时钟的测试显得非常必 要。与目前产业界常用的扫描测试相比，内建自测试(BIST)对于解决不断升高的时钟频 率带来的测试问题有着很大的优势。BIST由于测试电路集成在芯片内部，测试过程在 芯片内部完成，不需要外部设备提供测试时钟，可以实现正常工作时钟下的测试。在目 前的工艺条件下，源于漏电流的CMOS电路的静态功耗还比较小，功耗主要来自动态功 耗，而动态功耗主要由电路的输出状态跳变时对负载电容的充放电以及短路电流引起， 该功耗直接取决于电路节点的跳变次数。 CMOS电路在一个时钟周期中节点i的能耗Ei为<formula>formula see original document page 3</formula> (1) 其中，Co为单位输出负载电容，Vdd为电源电压，Fi为扇出数目，Si为节点跳 变次数。节点i的平均功耗Pi可以表达为 <formula>formula see original document page 3</formula> (2) 其中，Si'为节点i在每个时钟周期的平均跳变次数，f为时钟频率。由(l)式 和(2)式可知，在电路的拓扑结构、电压、时钟频率固定的情况下，电路节点的跳变次数 直接决定了电路的电能消耗和功耗大小。因而最大限度地降低测试向量的跳变次数就成 了低功耗测试的关键。 传统方法通过使用一个n位移位寄存器的方法产生2n个单输入跳变测试向量 集，再与改进的LFSR产生的种子相异或，即在原来的相邻的2个伪随机测试向量间插进了2n-l个单输入跳变的向量，这样可以获得准单输入跳变的伪随机测试序列。低功耗激 励产生方案(传统方案)如图l所示。图1中，LFSR(线性反馈移位寄存器)用来产生 伪随机的种子。LFSR的级数为n，与n位环形移位寄存器CSR受同一时钟TCK控制。 CSR的初始值为全'0'，第n位的值经非门(倒相器)取反后移位到第l位，产生周期 为2n的序列。表1给出了 n = 5时CSR产生的移位序列情况。 表1 :0 0 0 0 01 0000n o o o1 i i ooo u 1100111000 1 i00001 CSR的n位全部进行"或非"操作后与TCK相与，作为LFSR真正的控制时 钟，显然，只有当CSR经历一个周期(2n个TCK节拍)回到全'0'状态时，LFSR才 能产生下一个值。LFSR的n位输出与CSR的n位输出两两进行异或，产生出相邻向量 间只有l位不同的测试序列。表2给出了当LFSR初始值为"10011"时，异或门输出 的前10个测试向量，在此期间，LFSR的输出值保持不变，Vla的后继将是LFSR生成的 下一拍向量。 表2:<table>table see original document page 4</column></row><table> 该方法中，LFSR产生的种子可能导致最终的测试激励有冗余 而且对于n输入的待测试电路，最大可以产生2n个单跳变测试激励， 限。
技术实现思路
本专利技术是针对现有高频集成电路测试功耗大的问题，提出了一种低功耗激励产 生系统，减少了测试节点的活动性，从而大幅降低功耗，伪随机种子发生器产生最终测 ，影响测试效率， 对功耗的降低有试激励的种子，使得低功耗激励具有伪随机性，而且测试激励没有冗余，降低测试功耗 的同时，不增加测试时间，故障覆盖率也不会受影响。 本专利技术的技术方案为 一种低功耗激励产生系统，包括一个n位计数器、单输 入跳变编码器、伪随机种子发生器、测试时钟以及异或逻辑组合电路，，n位计数器由测 试时钟控制，进行计数，单输入跳变编码器对n位计数器产生的数据进行编码，输出产 生2n个单输入跳变向量，再与伪随机种子发生器产生的伪随机种子输入到异或电路进行 异或后输出测试激励n位计数器的输出数据经过或非门组电路后与测试时钟输入到与门 电路后输出作为伪随机种子发生器的实际时钟。 所述n位计数器可由n个D触发器串接而成，所述单输入跳变编码器由n-l个异 或门组成，相邻两个D触发器输出接异或门输入。 本专利技术的有益效果在于本专利技术低功耗激励产生系统，通过简单的计数器加上 一些"异或"和"或非"逻辑电路，即可实现没有冗余的单输入跳变的测试激励。对于 n个输入的被测试电路，最大可产生2n个单输入跳变测试向量集，覆盖了所有可能的测试 向量组合，达到了极限，相比传统方法，测试功耗可达到理论上的最大降幅。附图说明 图1为传统低功耗激励产生电路框图； 图2为本专利技术低功耗激励产生电路框图； 图3为本专利技术低功耗激励产生系统中SICG电路图； 图4为本专利技术低功耗激励产生系统中内建自测试(BIST)电路框图。具体实施例方式低功耗测试激励产生系统如图2所示，系统包括一个n位计数器2(n-bit Counter)、单输入跳变编码器3(Single Input Change Encoder)、伪随机种子发生器1 Seed Generator(SG)以及异或逻辑组合等。 图2中，n位计数器2进行0 2:l计数，单输入跳变编码器3对计数器2产生 的数据进行编码，产生2n个单输入跳变向量，再与伪随机种子发生器1(SG)产生的伪随机 种子'SEED'相异或5，伪随机种子发生器1和计数器2由同一测试时钟TCK控制。 在计数器2的n位输出中选取低m位(m <= n)数据经过或非门4操作后与TCK相与6 后作为伪随机种子发生器的实际时钟。很显然，只有当低m位全为'0'时，或非门4 才会输出'l'，伪随机种子发生器l才会产生一个新的伪随机种子。伪随机种子发生 器的n位输出与单输入跳变编码器3的n位输出两两进行异或5，产生出相邻向量间只有 1位不同的测试序列。从而在相邻的这2个伪随机种子之间则插入了 2m个单输入跳变向 量，减少了测试节点的活动性，从而大幅降低功耗。 伪随机种子发生器1产生最终测试激励的种子，使得低功耗激励具有伪随机 本文档来自技高网...

【技术保护点】
一种低功耗激励产生系统，其特征在于，包括一个ｎ位计数器、单输入跳变编码器、伪随机种子发生器、测试时钟以及异或逻辑组合电路，，ｎ位计数器由测试时钟控制，进行计数，单输入跳变编码器对ｎ位计数器产生的数据进行编码，输出产生２ｎ个单输入跳变向量，再与伪随机种子发生器产生的伪随机种子输入到异或电路进行异或后输出测试激励ｎ位计数器的输出数据经过或非门组电路后与测试时钟输入到与门电路后输出作为伪随机种子发生器的实际时钟。

【技术特征摘要】

【专利技术属性】
技术研发人员：叶波，
申请(专利权)人：上海电力学院，
类型：发明
国别省市：31[]