一种应用于3D IC的正/背面套刻集成方法技术

本发明专利技术公开了一种应用于3D IC的正/背面套刻集成方法，包括步骤：外延衬底准备(top‑Si/SiGe‑牺牲层on Si基底)；正面“贯穿式形态”套刻标记制备；芯片正面器件/结构制备：在硅衬底所外延的top‑Si层顶部，以“贯穿式形态”套刻标记为基准，确定光刻和图形化位置，套刻定义正面芯片结构在carrier wafer和硅基底top‑Si层同时沉积键合层材料；硅基底晶圆翻转；carrier wafer和硅基底top‑Si层顶部的键合层材料face to face键合；硅基底背部减薄直至暴漏出从top‑Si层正面贯穿过来的套刻标记；芯片背面结构制备：共享正面贯穿过来的同一组套刻标记，以此作为基准，确定背面光刻和图形化位置，套刻定义背面器件/结构，实现正/背面器件/结构的高精度对准和集成。

【技术实现步骤摘要】

本专利技术属于微纳制造，具体涉及一种应用于3d ic的正/背面高精度对准集成方法。

技术介绍

1、以3d soc(system on chip)为代表的系统级芯片成为延续摩尔定律的方案之一。立方体式的3d集成芯片解决方案，可以在垂直方向上提供非常高密度的互连，在缩减芯片面积、降低功耗、缩减成本的同时，能够提供更高水平的性能。特别是，作为先进节点芯片微缩的一种优化路径，背面配电网络(bpdn)使用纳米通孔技术将所有功率(电源和供电网络)直接路由到晶体管的背面，从而将功率传输从背面与保留在芯片正面内部的数据传输垂直互连。通过该电源电路和数据传输(i/o)互连分开的方式，可改善ir-drop压降特性，从而实现更快的晶体管开关，同时在芯片顶部实现更密集的信号路由，并且简化的布线可以更快地连接电阻和电容，进而对芯片信号完整性也有好处。为实现以背部供电网络等为代表的3d ic集成技术方案，往往都将利用到晶圆到晶圆序列工艺(wafer-to-wafer sequentialprocessing，wwsp)。例如，晶圆到晶圆混合键合、晶圆翻转(flip)及背部减薄等方法，本文档来自技高网...

【技术保护点】

1.一种应用于3D IC的正/背面套刻集成方法，其特征在于，该方法具体包括以下步骤：

2.根据权利要求1所述的一种应用于3D IC的正/背面套刻集成方法，其特征在于，所述步骤1)采用LPCVD或者外延在硅基底上获得～50nm SiGe/500nm top-Si叠层结构，并作为晶圆衬底。

3.根据权利要求1所述的一种应用于3D IC的正/背面套刻集成方法，其特征在于，所述步骤2)中，采用PECVD沉积200nm厚度SiO2作为刻蚀掩模。

【技术特征摘要】

1.一种应用于3d ic的正/背面套刻集成方法，其特征在于，该方法具体包括以下步骤：

2.根据权利要求1所述的一种应用于3d ic的正/背面套刻集成方法，其特征在于，所述步骤1)采用lpcvd或者外延在硅基底上获得～50...

【专利技术属性】
技术研发人员：冯波，黄飞凤，王彪，段辉高，
申请(专利权)人：湖南大学，
类型：发明
国别省市：