用于闪存器件的套刻偏差测试方法技术

本申请公开了一种用于闪存器件的套刻偏差测试方法，包括：S1：分别测量闪存器件中偶数行控制栅的总电阻和奇数行控制栅的总电阻；S2：基于所述偶数行控制栅的总电阻、奇数行控制栅的总电阻以及控制栅的设计尺寸，得到所述闪存器件的控制栅浮栅套刻偏差。本申请通过上述方案，能够方便地得到控制栅浮栅套刻偏差。

【技术实现步骤摘要】

本申请涉及半导体制造技术的领域，具体涉及一种用于闪存器件的套刻偏差测试方法。

技术介绍

1、闪存器件通过字线和控制栅浮栅光刻定义元胞结构，在此过程中，ovl(套刻精度)漂移会导致cgfg(控制栅浮栅)的宽度偏短，如图1所示，下方的结构中右侧的cgfg的宽度明显偏短。上述问题严重时导致耦合率降低，最终导致器件失效，因此，对ovl的检测十分重要。

2、根据量产经验，cgfg adiovl与刻蚀之后的最终ovl存在一定偏差，无法监测真实ovl；且在线检测为样品抽检，无法监测整卡的批量性能，给后续低良排查带来困难。因此，需要一种方法来准确监控整卡的批量cgfg ovl。

技术实现思路

1、为了解决上述问题，本申请提供了一种用于闪存器件的套刻偏差测试方法。

2、本申请实施例提供的用于闪存器件的套刻偏差测试方法，包括：

3、s1：分别测量闪存器件中偶数行控制栅的总电阻和奇数行控制栅的总电阻；

4、s2：基于所述偶数行控制栅的总电阻、奇数行控制栅的总电阻以及控制栅的设计尺寸，本文档来自技高网...

【技术保护点】

1.一种用于闪存器件的套刻偏差测试方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述偶数行控制栅的总电阻是通过串联所有偶数行控制栅后测量得到的，所述奇数行控制栅的总电阻是通过串联所有奇数行控制栅后测量得到的。

3.根据权利要求1所述的方法，其特征在于，所述控制栅的设计尺寸包括奇数行控制栅和偶数行控制栅的总宽度。

4.根据权利要求3所述的方法，其特征在于，所述步骤S2，包括：

5.根据权利要求4所述的方法，其特征在于，在所述偶数行控制栅和奇数行控制栅中，总阻值大的对应的控制栅的宽度小，总阻值小的对应的控...

【技术特征摘要】

1.一种用于闪存器件的套刻偏差测试方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，在所述步骤s1中，所述偶数行控制栅的总电阻是通过串联所有偶数行控制栅后测量得到的，所述奇数行控制栅的总电阻是通过串联所有奇数行控制栅后测量得到的。

3.根据权利要求1所述的方法，...

【专利技术属性】
技术研发人员：吴志涛，李志国，徐杰，武丽，朱丽霞，刘志斌，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：