【技术实现步骤摘要】
本专利技术涉及电子设备，并且具体地涉及被配置用于保护集成电路免受静电放电(esd)的设备，例如但不限于被配置为保护非易失性存储器的集成电路、特别是电可擦除可编程只读存储器(eeprom)类型的非易失性存储器的集成电路的设备。
技术介绍
1、集成电路可以包括：输入/输出焊盘，被配置为接收和/或发送电信号并且连接到实现特定功能性的集成电路的域，诸如例如eeprom类型的非易失性存储器设备；电源焊盘，被配置为接收可以从其向域供应的电源电压；以及接地焊盘。
2、当集成电路不操作时，它可能会遭受静电放电，这种静电放电可能发生在上面提到的任何两个焊盘之间。
3、静电放电通常导致非常短暂的电流脉冲(通常大约为一百纳秒)，其电流峰大约为2安培，例如，通常发生在10纳秒之后。通常，例如，当通过等效r-l-c电路在两个焊盘之间施加3kv hbm的脉冲电位差时，会出现这样的电流峰。
4、“人体模型”(hbm)对于静电放电保护领域的技术人员来说是众所周知的，并且特别是指旨在对人类输出的静电放电进行建模并且通常用于测试设备对静电放电的敏感性的电路。作为上面提到的等效r-l-c电路并且被施加高电压(例如，3kv)的这个hbm电路特别包括在这个高电压下充电并且将通过被测设备中的1.5千欧姆的电阻放电的电容器。因此，在当前情况下，3千伏hbm电路的静电放电将3千伏的电位差施加到hbm电路。
5、这个电流脉冲然后应当循环通过用于静电放电保护的电路，而不是通过要保护的集成电路的域。
6、因此，这个保护电路
7、由于需要维持高能量而不被破坏，esd保护电路在电子芯片上占用了大量空间。
8、因此，预期的esd保护的水平越高，esd保护(保护电路、互连)占用的表面越大。
9、并且减小(“收缩”)光刻并不会对显著减小这个表面有贡献。
10、事实上，随着光刻越来越小，减小的是集成电路的(一个或多个)域的功能电路的表面，而不是esd保护的表面。
11、但是，esd保护电路对芯片的表面及其成本具有显著且日益增加的影响。
12、例如，在一些技术中，esd保护可能占用近5％的芯片面积。
13、另一方面，对于存储器集成电路来说，存储器密度越低，esd保护对芯片的总尺寸的相对贡献就越显著。
14、因此，在一些情况下，常规的esd保护可能占用芯片的表面的近15％。
15、因此，有必要最大化esd性能/esd保护表面比。
16、这可以通过在相同的给定esd性能下降低esd保护表面的总成本或者通过在相同的表面成本下提高esd保护的性能来实现。
17、为了尝试解决这个问题，几十年来，esd保护电路一直使用二极管、双极晶体管、晶闸管、mos开关(mosswi)等。
18、双极保护通常是每个焊盘单独的，并且连接到公共接地导轨。
19、mosswi型保护连接在电源焊盘与接地焊盘之间，并且每个输入/输出焊盘通过两个二极管分别连接到电源焊盘和接地焊盘。
20、双极保护一般比mosswi类型保护提供更好的每个表面esd稳健性，这是由于由双极操作引起的电流-电压曲线的固有负电阻(而mosswi开关基于通常的mosfet传导)，但它们的与p-n二极管的雪崩传导相关的阈值(通常不小于6v)不能做得与mosswi的阈值一样低，这使得它们不适合要求2v以下的触发电平的先进技术。
21、而且，通常每个焊盘(接地焊盘除外)提供一个npn双极晶体管，这占据了大量的表面积。
22、至于mosswi类型的保护，这种开关常常比npn双极结构占据更多的空间。
23、可以通过使用二极管来池化(pool)用于数个焊盘的开关，但这可能导致在集成电路操作时防止输入/输出焊盘上存在的电压超过电源电压的值增加0.6v(这与二极管的阈值电压对应)。
24、但是，当数个芯片连接到i2c类型总线时，输入/输出焊盘上的电压的这种限制会产生问题。
25、事实上，如果其中一个芯片停止(零电源电压)，那么连接到这个芯片的输入/输出焊盘上的总线的导线的电压被限制到0.6v，这阻塞用于其它芯片的总线的操作，因为总线的某些信号的电压必须高于0.6v。
26、最后，在nmos晶体管存在显著泄漏电流(ioff)的情况下，mosswi类型保护对芯片的待机电流(isc待机)产生不利影响。
27、因此，需要具有最大表面增益以及在集成电路的操作期间在输入/输出焊盘上提供不限于由二极管的阈值电压增加的电源电压的电压的可能性的良好esd保护。
技术实现思路
1、根据一个实施例，提出了为所有输入/输出、电源和接地焊盘池化连接在公共节点与接地焊盘之间的单个公共电压限制元件。
2、因此，获得了表面增益，并且包括电源焊盘在内的所有焊盘共享与放电路径的相同连接。
3、更具体而言，如果所考虑的焊盘接收正静电放电，那么电流通过直接传导的二极管注入到电压限制元件中，而如果所考虑的焊盘接收负静电放电，那么电流注入到连接到接地焊盘的导轨中。
4、根据一个实施例，还提出了二极管处的池化。实际上，提出为每个输入/输出或电源焊盘实现一对二极管，其中二极管对中的同源二极管具有连接到接地焊盘的公共阳极，并且二极管对中的其它同源二极管具有连接到不与接地焊盘连接的电压限制元件的端子的公共阴极。
5、因此，输入/输出和电源焊盘使用相同的esd方案，并且二极管比公共电压限制元件小得多。
6、而且，根据一个实施例，在电源焊盘与公共电压限制元件的输入端之间直接连接有二极管，这允许避免在操作中将每个输入/输出焊盘上的电压封顶(capping)在电源电压增加二极管的阈值电压，这在集成电路在i2c总线上的连接的情况下特别有用。
7、此外，根据一个实施例，第二电压限制元件与电源焊盘和接地焊盘之间的电阻器串联连接，并且有利地在静电放电期间被比通过公共电压限制元件的电流密度低的电流密度通过。
8、这个第二电压限制元件的输入端子是集成电路的域的电源端子，并且在电源焊盘与接地焊盘之间存在静电放电的情况下，这个输入端子处存在的电压被限制到比电源焊盘上存在的并且由公共电流限制元件感应的电压电平低的电平。
9、因此改善了esd保护的水平。
10、根据一个方面，提出了一种集成电路，该集成电路包括数个第一信号输入和/或输出焊盘、耦合到所述第一焊盘的集成电路的域、被配置为接收相应的第一电源电压的至少一个第二焊盘、被配置为耦合到冷馈送点(例如地)的至少一个第三焊盘。
11、该集成电路还包括用于保护所述域免受静电放电的电路。
12、该保护电路包括具有第一输入端子的第一电压限制模块，该第一输入端子通过安装成在集成电路的操作期间被反向偏置的第一二极管本文档来自技高网...
【技术保护点】
1.一种集成电路，包括：
2.根据权利要求1所述的集成电路，其中，保护电路包括：
3.根据权利要求2所述的集成电路，其中，用于保护的电路包括：
4.根据权利要求2所述的集成电路，其中，第一电压限制模块和所述至少一个第二电压限制模块具有类似的结构。
5.根据权利要求4所述的集成电路：
6.根据权利要求5所述的集成电路，其中，所述至少一个第二电压限制模块的空间需求小于第一电压限制模块的空间需求。
7.根据权利要求5所述的集成电路，其中，第一电压限制模块包括并联的N1个第一晶体管，N1大于1，并且所述至少一个第二电压限制模块包括并联的N2个第二晶体管，N1大于N2。
8.根据权利要求1所述的集成电路，其中，所述域包括非易失性存储器电路。
9.一种方法，包括：
10.根据权利要求9所述的方法，其中，所述至少一个第二电流还在耦合在对应的第二电流限制模块的所述输入端子与第二焊盘之间的电阻性元件中循环。
11.一种提供静电放电保护的集成电路，包括：
12.根据权利
13.根据权利要求11所述的电路，其中，所述第二电压限制电路包括第二横向双极晶体管，该第二横向双极晶体管具有连接到第三端子的集电极、连接到第四端子的发射极以及通过第二基极电阻器连接到第四端子的基极。
...【技术特征摘要】
1.一种集成电路，包括：
2.根据权利要求1所述的集成电路，其中，保护电路包括：
3.根据权利要求2所述的集成电路，其中，用于保护的电路包括：
4.根据权利要求2所述的集成电路，其中，第一电压限制模块和所述至少一个第二电压限制模块具有类似的结构。
5.根据权利要求4所述的集成电路：
6.根据权利要求5所述的集成电路，其中，所述至少一个第二电压限制模块的空间需求小于第一电压限制模块的空间需求。
7.根据权利要求5所述的集成电路，其中，第一电压限制模块包括并联的n1个第一晶体管，n1大于1，并且所述至少一个第二电压限制模块包括并联的n2个第二晶体管，n1大于n2。
8.根据权利要求1所述的集成电路，其中，所述...
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