【技术实现步骤摘要】
本专利技术属于存储器，更具体地，涉及一种高带宽ddr双列直插式存储模块、存储系统及其操作方法。
技术介绍
1、目前广泛使用的双数据速率(double data rate，ddr)同步动态随机存取存储器(synchronous dynamic random access memory，sdram)(也称为dram)标准适用于ddr4和ddr5存储器，并提供了一个可支持双列直插式存储模块(dual-in-line memory module，dimm)设备的通道，其可以在时钟的上升沿和下降沿记录数据。
2、由于dram技术的不断发展，dram和主机/控制器之间的io速度差距正在逐步增大。但由于封装、dimm和pcb上的路由资源有限，添加更多ddr通道以增加dimm带宽并不是一个有效的解决方案。
3、现有时钟锁存驱动器(registering clock driver，rcd)和数据缓冲器(databuffer，db)之间的接口是数据缓冲器控制总线，该总线具有固定长度的命令格式，适用于时钟锁存驱动器和数据缓冲器之间的通信，不具有伪通道的概念。
4、业界提出了一种高带宽dimm(high bandwidth dual inline memory module，hbdimm)，将hbdimm的同一通道划分为a侧和b侧，称为伪通道(pcs)，通过将主机cpu和时钟锁存驱动器之间相同接口的伪通道数量加倍，可在不增加dram的速度要求的同时，实现数据速率加倍。时钟锁存驱动器和dram之间的伪通道的数据传输速度
5、输入ca总线(dca)的频率是输出ca总线(qca)频率的2倍。为了使命令具有准确的响应，基于2分频输出时钟(qck)周期，主机需要准确地知道命令是从第一个输入时钟(dck)周期(例如周期0，偶数相位)还是第二个dck周期(例如周期1，奇数相位)发送的，即所谓的奇偶相位同步机制。但这种同步机制的成本很高：1)主机需要专门设计以支持奇偶相位同步；2)从错误的偶数/奇数相位同步中恢复数据的成本很高。
技术实现思路
1、针对现有技术的以上缺陷或改进需求，本专利技术提供了一种高带宽ddr双列直插式存储模块，无需采用奇偶相位同步机制，从而无需对现有主机进行修改，并且降低了有效恢复数据的处理成本。
2、为实现上述目的，按照本专利技术的一个方面，提供了一种高带宽ddr双列直插式存储模块，其包括命令编码接口、组合数据缓冲器以及多个dram芯片颗粒，其中：
3、所述命令编码接口，被配置为对接收到的命令进行编码使所述命令具有至少一个标志位，并将编码后的命令发送至所述组合数据缓冲器；
4、所述组合数据缓冲器，被配置为根据所述标志位确定对所述编码后的命令对应的数据是否进行延迟；
5、多个所述dram芯片颗粒，被配置为响应于所述命令进行存取操作。
6、在一些实施方式中，所述命令编码接口，被配置为对接收到的所述命令根据预设接口规则进行编码，使所述命令具有至少一个所述标志位，所述标志位用于指示所述命令的相位。
7、在一些实施方式中，所述命令编码接口，被配置为根据主机发送所述命令时的奇偶相位确定所述标志位。
8、在一些实施方式中，所述组合数据缓冲器，被配置为当根据所述标志位确定为第一状态时，对所述编码后的命令对应的数据进行预设时间的延迟。
9、在一些实施方式中，所述预设时间为一个输入时钟周期。
10、在一些实施方式中，所述组合数据缓冲器，被配置为当根据所述标志位确定为第二状态时，对所述编码后的命令对应的数据不进行延迟。
11、在一些实施方式中，还包括分频时钟锁存驱动器，被配置为接收主机发送的命令并发送至所述命令编码接口，还被配置为将所述命令发送至多个所述dram芯片颗粒进行存取操作。
12、在一些实施方式中，当所述命令为写命令时，所述分频时钟锁存驱动器还被配置为将对所述写命令所对应的写数据对齐到输出时钟的相同跳变沿。
13、按照本专利技术的另一个方面，提供了一种存储系统，包括cpu和上述高带宽ddr双列直插式存储模块。
14、按照本专利技术的又一个方面，提供了一种存储系统的操作方法，所述存储系统包括主机和高带宽ddr双列直插式存储模块，其特征在于，所述操作方法包括：
15、所述主机向所述高带宽ddr双列直插式存储模块的命令编码接口发送命令；
16、所述命令编码接口根据接收的所述命令进行编码使所述命令具有至少一个标志位，并将编码后的命令发送至所述高带宽ddr双列直插式存储模块的组合数据缓冲器；
17、所述组合数据缓冲器根据所述标志位确定对所述编码后的命令对应的数据是否进行延迟。
18、在一些实施方式中，所述组合数据缓冲器根据所述标志位确定对所述编码后的命令对应的数据是否进行延迟包括：
19、当根据所述标志位确定为第一状态时，对所述编码后的命令对应的数据进行预设时间的延迟；
20、当根据所述标志位确定为第二状态时，对所述编码后的命令对应的数据不进行延迟。
21、在一些实施方式中，当所述命令为写命令时，将对所述写命令所对应的写数据对齐到输出时钟的相同跳变沿。
22、按照本专利技术的又一方面，提供了一种电子设备，包括：如上所述的所述的高带宽ddr双列直插式存储模块；
23、或者，所述电子设备包括：
24、处理器；
25、与处理器通信连接的存储器；
26、所述存储器存储有可被处理器执行的指令，所述指令被所述处理器执行，以使所述处理器能够执行上述方法。
27、按照本专利技术的又一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令被所述处理器执行时实现上述方法。
28、总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有以下有益效果：通过命令编码接口对命令进行编码，使编码后的命令具有至少一个标志位，用于指示该命令发送与奇相位还是偶相位，使得组合数据缓冲器可根据标志位对奇相位发送的命令对应的数据进行延迟，对偶相位发送的命令对应的数据不进行延迟，使得在不同相位发送的命令和数据具有相同的响应时间间隔，从而免除与主机进行奇偶相位同步机制，由此不需要对现有主机进行硬件改动，也可以实现高速准确的命令发送和数据处理。
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1.一种高带宽DDR双列直插式存储模块，其特征在于，包括命令编码接口、组合数据缓冲器以及多个DRAM芯片颗粒，其中：
2.如权利要求1所述的高带宽DDR双列直插式存储模块，其特征在于，所述命令编码接口，被配置为对接收到的所述命令根据预设接口规则进行编码，使所述命令具有至少一个所述标志位，所述标志位用于指示所述命令的相位。
3.如权利要求2所述的高带宽DDR双列直插式存储模块，其特征在于，所述BCOM接口，被配置为根据主机发送所述命令时的奇偶相位确定所述标志位。
4.如权利要求1-3中任一项所述的高带宽DDR双列直插式存储模块，其特征在于，所述组合数据缓冲器，被配置为当根据所述标志位确定为第一状态时，对所述编码后的命令对应的数据进行预设时间的延迟。
5.如权利要求4所述的高带宽DDR双列直插式存储模块，其特征在于，所述预设时间为一个输入时钟周期。
6.如权利要求1-3中任一项所述的高带宽DDR双列直插式存储模块，其特征在于，所述组合数据缓冲器，被配置为当根据所述标志位确定为第二状态时，对所述编码后的命令对应的数据不进行延迟
7.如权利要求1-3中任一项所述的高带宽DDR双列直插式存储模块，其特征在于，还包括分频时钟锁存驱动器，被配置为接收主机发送的命令并发送至所述命令编码接口，还被配置为将所述命令发送至多个所述DRAM芯片颗粒进行存取操作。
8.如权利要求7所述的高带宽DDR双列直插式存储模块，其特征在于，当所述命令为写命令时，所述分频时钟锁存驱动器还被配置为将对所述写命令所对应的写数据对齐到输出时钟的相同跳变沿。
9.一种存储系统，其特征在于，包括CPU和如权利要求1至8中任一项所述的高带宽DDR双列直插式存储模块。
10.一种存储系统的操作方法，所述存储系统包括主机和高带宽DDR双列直插式存储模块，其特征在于，所述操作方法包括：
11.如权利要求10所述的操作方法，其特征在于，所述组合数据缓冲器根据所述标志位确定对所述编码后的命令对应的数据是否进行延迟包括：
12.如权利要求10-11中任一项所述的操作方法，其特征在于，当所述命令为写命令时，将对所述写命令所对应的写数据对齐到输出时钟的相同跳变沿。
13.一种电子设备，其特征在于，包括权利要求1至8中任一项所述的高带宽DDR双列直插式存储模块；
14.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令被处理器执行时实现如权利要求10至12中任一项所述的方法。
...【技术特征摘要】
1.一种高带宽ddr双列直插式存储模块，其特征在于，包括命令编码接口、组合数据缓冲器以及多个dram芯片颗粒，其中：
2.如权利要求1所述的高带宽ddr双列直插式存储模块，其特征在于，所述命令编码接口，被配置为对接收到的所述命令根据预设接口规则进行编码，使所述命令具有至少一个所述标志位，所述标志位用于指示所述命令的相位。
3.如权利要求2所述的高带宽ddr双列直插式存储模块，其特征在于，所述bcom接口，被配置为根据主机发送所述命令时的奇偶相位确定所述标志位。
4.如权利要求1-3中任一项所述的高带宽ddr双列直插式存储模块，其特征在于，所述组合数据缓冲器，被配置为当根据所述标志位确定为第一状态时，对所述编码后的命令对应的数据进行预设时间的延迟。
5.如权利要求4所述的高带宽ddr双列直插式存储模块，其特征在于，所述预设时间为一个输入时钟周期。
6.如权利要求1-3中任一项所述的高带宽ddr双列直插式存储模块，其特征在于，所述组合数据缓冲器，被配置为当根据所述标志位确定为第二状态时，对所述编码后的命令对应的数据不进行延迟。
7.如权利要求1-3中任一项所述的高带宽ddr双列直插式存储模块，其特征在于，还包括分频时钟锁存驱动器，被...
【专利技术属性】
技术研发人员：刘炎，贾仪彬，王涵，
申请(专利权)人：芯动微电子科技武汉有限公司，
类型：发明
国别省市：
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