【技术实现步骤摘要】
本专利技术涉及乘法器领域，具体而言，涉及一种三进制乘法器设计和实现方法及装置。
技术介绍
1、当前计算机和集成电路均采用二值逻辑电路，以高低电平表征1和0两个状态，但是随着器件微型化的大潮到来，二值逻辑的弊端也开始显现：信息密度较低、布线面积难以进一步减小、信号传输效率不高。因此，要实现大的性能突破，其中一个方向便是使用多值逻辑系统来增加每个给定器件的信息表达量。人们开始从这种以“2”为基数的计数方式延展到一种以“3”甚至更大数为基数的进制并逐渐完备其逻辑与数学运算法则，理论上来说三进制逻辑是效率最高的进制，且三进制的信息密度是二进制的1.58倍。
2、三进制有两种表达方式：一种是状态集合为[0，1，2]的非平衡三进制，这种集合实际就是以3为基底的表达方式；另一种是状态集合为[-1，0，1]的平衡三进制。这种集合可以极大的扩充计算机的逻辑能力，且不需要添加额外的符号位，正负号一致性减少了乘法过程中的进位。
3、然而，对于如何实现三进制逻辑电路是个棘手问题，现行的半导体器件天生适合实现二进制逻辑，用来做三进制逻辑会有很大的面积开销和较大的静态功耗和延时。因此，目前的研究集中于设计适合三进制的晶体管，比如硅基隧穿型、碳基多阈值型的晶体管等，这些器件还存在的问题在于器件速度较慢，或是器件复杂难以制造等。不过目前来看碳基多阈值晶体管(cntfet)是设计三进制逻辑电路的主流器件，但很多三进制加法器和乘法器等三进制逻辑电路的设计对比二进制的延时、功耗还是大很多。目前，传统的三进制乘法器采用的阵列型结构乘法器在运算速
技术实现思路
1、本专利技术实施例提供了一种三进制乘法器设计和实现方法及装置，以至少解决现有三进制乘法器延时高、能效低的技术问题。
2、根据本专利技术的一实施例，提供了一种三进制乘法器设计和实现方法，包括以下步骤：
3、构建华莱士树乘法器结构；
4、运用华莱士树乘法器结构并结合三进制逻辑综合法生成三进制乘法器的最简晶体管组合电路。
5、进一步地，华莱士树乘法器结构包括：
6、计算1位的平衡三进制部分积电路；
7、计算1位的非平衡三进制部分积电路；
8、华莱士树乘法器结构，包括计算平衡三进制和非平衡三进制的两种乘法器结构；
9、基于三进制加法器的进位传播加法器。
10、进一步地，构建华莱士树乘法器结构包括：
11、首先是使用逻辑综合法生成设计平衡/非平衡三进制一位乘部分积电路，其中平衡三进制一位乘电路不需要进位输出，而非平衡乘法需要；
12、得到部分积后利用循环门加法器进行累加，每三行为一组，不足三行的保持，逐层累加剩下最后两行结果，再使用进位传播加法器输出最终结果。
13、进一步地，华莱士树乘法器的乘法计算流程包括：
14、步骤一、首先利用三进制一位乘法器生成按位乘结果，平衡三进制只有部分积结果；
15、步骤二、将生成的部分积阵列进行分组，每个阶段中每三行分为一组，不足三行的则保留到下一阶段处理；每组按列分配，一列中有三个元素的则作为全加器的输入，有两个元素的则作为半加器的输入，只有一个元素则保留到下一阶段处理；
16、步骤三、分配好输入后同时对各组进行加法计算；
17、步骤四、计算的和与对应进位结果按步骤一的形式摆放；
18、步骤五、判断新生成的部分积阵列是否只剩下最后的两行数据，若是则进入下一阶段步骤六，否则回到步骤四的处理；
19、步骤六、最后的两行数据作为进位传播加法器的输入，计算出最终的三进制乘法结果。
20、进一步地，三进制逻辑综合法包括以下步骤：
21、步骤一、制定三进制逻辑门的功能真值表；
22、步骤二、根据功能真值表判断是产生vdd/gnd路径的上拉/下拉网络还是半vdd路径的上拉/下拉网络；
23、步骤三、判断如果是vdd/gnd路径的上拉/下拉网络则由奎因-麦克拉斯基算法处理；判断如果是半vdd路径的上拉/下拉网络则进行无关项处理后再用奎因－麦克拉斯基算法处理，然后判断输出是否包含所有无关项，如果是则进入步骤四，否则，需要重新回到无关项处理；
24、步骤四、优化表达式，到达最简晶体管数量和最低延时；
25、步骤五、选择最佳的sop；
26、步骤六、获取从sop到晶体管网络的映射关系；
27、步骤七、得到三进制逻辑的spice电路模型。
28、进一步地，根据三进制逻辑门函数的真值表导出的上拉/下拉网络，得到四个上拉/下拉表:
29、对于vdd/gnd路径的上拉表，如果真值表的输出为1，则表的状态变为on；否则，表的状态变为off；
30、对于vdd/gnd路径的下拉表，如果真值表的输出为-1，则表的状态变为on；否则，表的状态变为off；
31、对于vdd/2路径的上拉表，真值表的输出为0时，表的状态变为on；当真值表的输出为1时，表的状态变为无关项，表示相应的输入组合不影响网络的切换操作；对于其余情况，表的状态变为off；
32、对于vdd/2路径的下拉表，当真值表的输出为-1时状态变为无关项，真值表的输出为0时为on，当真值表的输出为0时为off真值表为1。
33、进一步地，转换路径的上拉/下拉表中的无关项，每个无关项转换为on或off，选择利用最少晶体管数量的最佳情况；
34、对于生成的上拉/下拉表，对三进制函数进行最小化处理。
35、进一步地，使用q-m算法将给定的最小项规范表达式合并到具有最佳晶体管数量的sop表达式中，具体包括：
36、第一步：算法通过反复合并蕴涵项来找到所有的主蕴涵项；该算法从生成的上拉/下拉表中提取最小项；提取的最小项是上拉/下拉表中相应输出为on的输入组合；生成蕴涵项时，根据三进制逻辑中“0”的数量和“+”的数量进行分组；在对所有蕴涵项进行分组后，该算法检查是否与相邻组中的其他蕴涵项合并；如果一个蕴涵项的组合为[x，y]，则[x±1，y]、[x，y±1]、[x-1，y+1]和[x+1，y-1]组合与它相邻；合并两个具有相邻组且仅相差一个三进制组的蕴涵项，并以此迭代合并，直到不能再与其他蕴涵项合并为止；
37、第二步：通过对适当的主要蕴涵项求和来获得sop；使用从第一步获得的本质素蕴涵项，构造一个质蕴涵图；在算法获得所有基本素蕴涵项之后，搜索所有可能的非本质素蕴涵项组合，这些组合需要覆盖所有小项；最后，某些sop则需通过将本质蕴涵项和所需的非本质蕴涵项相加产生。
38、进一步地，用q-m算法产生多个sop时，选择其中最佳的sop；决定最佳sop的两个因素为：网络的本文档来自技高网...
【技术保护点】
1.一种三进制乘法器设计和实现方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述华莱士树乘法器结构包括：
3.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述构建华莱士树乘法器结构包括：
4.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述华莱士树乘法器的乘法计算流程包括：
5.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述三进制逻辑综合法包括以下步骤：
6.根据权利要求5所述的三进制乘法器设计和实现方法，其特征在于，根据三进制逻辑门函数的真值表导出的上拉/下拉网络，得到四个上拉/下拉表:
7.根据权利要求6所述的三进制乘法器设计和实现方法，其特征在于，转换路径的上拉/下拉表中的无关项，每个无关项转换为ON或OFF，选择利用最少晶体管数量的最佳情况；
8.根据权利要求7所述的三进制乘法器设计和实现方法，其特征在于，使用Q-M算法将给定的最小项规范表达式合并到具有最佳晶体管数量的SOP表达式中，具体
9.根据权利要求8所述的三进制乘法器设计和实现方法，其特征在于，用Q-M算法产生多个SOP时，选择其中最佳的SOP；决定最佳SOP的两个因素为：网络的最小晶体管数量以及网络中的最小传播延迟；
10.一种三进制乘法器设计和实现装置，其特征在于，包括：
...【技术特征摘要】
1.一种三进制乘法器设计和实现方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述华莱士树乘法器结构包括：
3.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述构建华莱士树乘法器结构包括：
4.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述华莱士树乘法器的乘法计算流程包括：
5.根据权利要求1所述的三进制乘法器设计和实现方法，其特征在于，所述三进制逻辑综合法包括以下步骤：
6.根据权利要求5所述的三进制乘法器设计和实现方法，其特征在于，根据三进制逻辑门函数的真值表导出的上拉/下拉网络，得到...
【专利技术属性】
技术研发人员：黄明强，赵广超，曾志威，李廉正，
申请(专利权)人：中国科学院深圳先进技术研究院，
类型：发明
国别省市：
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