半导体结构及测试方法技术

技术编号:41361010 阅读:12 留言:0更新日期:2024-05-20 10:10
一种半导体结构及测试方法,结构包括:基底;测试环结构,位于所述基底顶部,所述测试环结构包括多层堆叠的互连层,每层所述互连层均沿所述主芯片区的边界环绕所述主芯片区,所述互连层包括交替堆叠的奇数层互连层和偶数层互连层,所述奇数层互连层和偶数层互连层中至少一者包括多个间隔设置的子检测互连线,所述多个间隔设置的子检测互连线间隔排布成环绕所述主芯片区域的环形。检测各个子检测互连线与正对的相邻层互连层之间的检测电容值,从而能够准确定位出电容结构中产生异常电容值的子检测互连线,进而通过该子检测互连线在同层互连层中的位置及其层数,确定芯片中互连层异常(例如,产生裂纹)的位置,提高了检测速率和精度。

【技术实现步骤摘要】

本专利技术实施例涉及半导体制造领域,尤其涉及一种半导体结构及测试方法


技术介绍

1、在芯片的开发与制造过程中,人们对更轻更薄的电子产品的需求与日俱增。因此要求厂家制造更小、更薄、更高性能的集成芯片。然而,集成芯片的晶片变薄带来了一系列问题。其中一个主要问题是芯片制作过程中会由于表面裂纹而形成次品。由于表面裂纹会降低最终电子设备的性能和可靠性,因此在制造过程中对集成芯片表面裂纹进行检查的需求不断增长。

2、目前,表面裂纹进行检查的速率和精度仍有待提高。


技术实现思路

1、本专利技术实施例解决的问题是提供一种半导体结构及测试方法,有利于进一步提高芯片的检测速率和精度。

2、为解决上述问题,本专利技术实施例提供一种半导体结构,适于检测芯片的互连层异常位置,所述半导体结构环绕所述芯片的主芯片区域,半导体结构包括:基底;测试环结构,位于所述基底顶部,所述测试环结构包括多层堆叠的互连层,每层所述互连层均沿所述主芯片区的边界环绕所述主芯片区,所述互连层包括交替堆叠的奇数层互连层和偶数层互连层,所述本文档来自技高网...

【技术保护点】

1.一种半导体结构,其特征在于,适于检测芯片的互连层异常位置,所述半导体结构环绕所述芯片的主芯片区域,所述半导体结构包括:

2.如权利要求1所述的半导体结构,其特征在于,每一层所述互连层具有凸出的延伸部,所述延伸部用于作为测试信号加载端。

3.如权利要求2所述的半导体结构,其特征在于,相邻层的所述互连层的延伸部,分别位于所述测试环结构的两端。

4.如权利要求1所述的半导体结构,其特征在于,所述奇数层互连层和偶数层互连层中一者包括多个间隔设置的子检测互连线,另一者为环绕所述主芯片区的封闭环形;

5.如权利要求1所述的半导体结构,其特征在于,所...

【技术特征摘要】

1.一种半导体结构,其特征在于,适于检测芯片的互连层异常位置,所述半导体结构环绕所述芯片的主芯片区域,所述半导体结构包括:

2.如权利要求1所述的半导体结构,其特征在于,每一层所述互连层具有凸出的延伸部,所述延伸部用于作为测试信号加载端。

3.如权利要求2所述的半导体结构,其特征在于,相邻层的所述互连层的延伸部,分别位于所述测试环结构的两端。

4.如权利要求1所述的半导体结构,其特征在于,所述奇数层互连层和偶数层互连层中一者包括多个间隔设置的子检测互连线,另一者为环绕所述主芯片区的封闭环形;

5.如权利要求1所述的半导体结构,其特征在于,所述互连层的类型包括层间互连层、顶层互连层和焊垫层中的任意多种。

6.如权利要求1或5所述的半导体结构,其特征在于,所述主芯片区域包括多层堆叠的互连层,所述测试环结构的互连层层数与所述主芯片区域的互连层层数相同,且所述测试环结构中的各层互连层,分别与位于其侧部的主芯片区域中的互连层同层设置。

7.如权利要求1所述的半导体结构,其特征在于,沿所述子检测互连线的排布方向,所述子检测互连线的数量至少为4个。

8.如权利要求1所述的半导体结构,其特征在于,沿所述子检测互连线的排布方向,相邻所述子检测互连线相间隔的距离至少为200纳米以上。

9.如权利要求1所述的半导体结构,其特征在于,所述互连层的材料包括铜、铝和铜铝合金中的一种或多种。

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【专利技术属性】
技术研发人员:宋茂付朱宏亮张宝元王凤娇
申请(专利权)人:中芯国际集成电路制造北京有限公司
类型:发明
国别省市:

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