【技术实现步骤摘要】
本专利技术属于存算一体化以及类脑计算领域，具体涉及一种基于sram(静态随机存储器)的无进位乘法存算阵列。
技术介绍
1、当今社会对数据、算力、芯片性能的要求越来越高，提升计算能力与数据效率迫在眉睫。传统计算机运行的冯·诺依曼体系包括存储单元和计算单元两部分，即存算分离架构。因此，传统计算机实施运算时需要先把数据存入主存储器，再按顺序从主存储器中取出指令按序执行，数据需要在处理器与存储器之间进行频繁迁移，且读写一次内存的数据能量比计算一次数据的能量多消耗几百倍。传统冯·诺依曼架构导致的高延迟和高耗能的问题成为急需解决的问题，其中的短板存储器成为了制约数据处理速度提高的主要瓶颈。存算一体是在存储器中嵌入计算能力，以新的运算架构进行二维和三维矩阵乘法/加法运算，即利用存储器对数据进行计算，从而避免数据搬运产生的“存储墙”和“功耗墙”，提高数据的并行和效率。现有计算无进位乘法的技术主要通过在处理器中添加额外指令或利用fpga实现定制乘法器对无进位乘法操作进行加速。在处理器中添加额外指令对无进位乘法计算效率的提升不大，例如在使用到无进位乘法的b...
【技术保护点】
1.一种基于SRAM的无进位乘法存算阵列，其特征在于，包括m列基于SRAM构造的存算单元组和m列异或树组；所述存算单元组由m个存算单元组成，所述异或树组由N个异或树组成；m为大于等于2的整数，N＝1,2,4,8,…2q，q为自然数；
2.根据权利要求1所述的基于SRAM的无进位乘法存算阵列，其特征在于，被乘数以单个比特信息的形式被分别存储在所述存算阵列的SRAM中，每一个SRAM输出同一个被乘数不同的一比特信息，一个二输入与非门计算由乘数生成的单比特流的单个比特与被乘数的一比特信息的与非结果，完成无进位乘法中单个比特之间求积的运算；异或树是对二输入与非门输...
【技术特征摘要】
1.一种基于sram的无进位乘法存算阵列，其特征在于，包括m列基于sram构造的存算单元组和m列异或树组；所述存算单元组由m个存算单元组成，所述异或树组由n个异或树组成；m为大于等于2的整数，n＝1,2,4,8,…2q，q为自然数；
2.根据权利要求1所述的基于sram的无进位乘法存算阵列，其特征在于，被乘数以单个比特信息的形式被分别存储在所述存算阵列的sram中，每一个sram输出同一个被乘数不同的一比特信息，一个二输入与非门计算由乘数生成的单比特流的单个比特与被乘数的一比特信息的与非结果，完成无进位乘法中单个比特之间求积的运算；异或树是对二输入与非门输出的积进一步进行异或运算，完成无进位乘法中无进位操作的运算，最终输出部分积结果。
3.根据权利要求1所述的基于sram的无进位乘法存算阵列，其特征在于，计算m个单比特二进制数相互异或的结果，需要ceil(log2(m))级异或树，ceil()函数是向上取整函数；所述m个单比特二进制数被输入到异或树第一级的二输入异或门中，进行两两相互异或的计算，第二级开始的每一级二输入异或门的输入依赖于前一级二输入异或门的输出，即后一级的一个二输入异或门的两个输入为前一级两个二输入异或门的输出结果，依次类推，最后一级二输入异或门输出的结果即为整个异或树的输出结果，即m个单比特二进制数输入的相互异或的结果。
4.根据权利要求1所述的基于sram的无进位乘法存算阵列，其特征在于，同一行所述存算单元输入的由乘数生成的n个单比特流是相同的，每一行存算单元同时输入由乘数生成的n个单比特流，所述由乘数生成的n个单比特流分别输入到该行内每一个存算单元的n个二输入与非门中。
5.根据权利要求1所述的基于sram的无进位乘法存算阵列，其特征在于，所述乘数的二进制数表示形式为an-1an-2a n-3…a2a1a0，所述无进位乘法存算阵列的第k行，对乘数的二进制数表示形式循环左移m*(k-1)比特，得到一个新的二进制数，k＝1,2,3,…,m；对所述新的二进制...
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