【技术实现步骤摘要】
本申请总体上涉及电子设计自动化，并且更具体地，涉及用于 合并覆盖数据的EDA覆盖日志的方法和装置。
技术介绍
电子设计自动化EDA在半导体产业中应用于实际上所有器件 设计项目。在进行了产品构思之后，EDA工具用来定义具体实现。 在称为流片的过程中，使用EDA工具定义的实现用来创建掩模 数据，该掩模数据用于产生掩模以便在生产成品芯片时进行光刻。 继而创建掩模，并且将这些掩模与制造设备一起用来制造集成电路 晶片。对晶片进行分割、封装和组装，从而提供集成电路芯片以便 分发。使用EDA工具的示例设计程序开始于使用架构定义工具的总 体系统设计，这些工具描述将使用集成电路实现的产品的功能。接 下来，应用逻辑设计工具，以便基于描述语言如Verilog或者VHDL 等来创建高级描述；并且在迭代过程中应用功能验证工具，以保证 该高级描述实现设计目标。接下来，使用合成和测试设计工具将高 级描述转移成网表，针对目标4支术优化网表，以及i殳计和实现允许 按照网表来检查成品芯片的测试。典型设计流程可能接下来包括设计规划阶段，在该阶段中，构 造和分析芯片的总体平面图，以保证可以在高层级实现...
【技术保护点】
一种电子设计自动化方法，包括： 合并硬件描述语言电路设计的第一仿真的第一覆盖日志与所述硬件描述语言电路设计的第二仿真的第二覆盖日志， 所述第一仿真基于所述硬件描述语言电路设计的第一硬件验证语言覆盖模型， 所述第二仿真基于所 述硬件描述语言电路设计的第二硬件验证语言覆盖模型， 所述第二硬件验证语言覆盖模型比所述第一硬件验证语言覆盖模型更新，并且与所述第一硬件验证语言覆盖模型不同。
【技术特征摘要】
US 2008-9-15 12/210,8761.一种电子设计自动化方法，包括合并硬件描述语言电路设计的第一仿真的第一覆盖日志与所述硬件描述语言电路设计的第二仿真的第二覆盖日志，所述第一仿真基于所述硬件描述语言电路设计的第一硬件验证语言覆盖模型，所述第二仿真基于所述硬件描述语言电路设计的第二硬件验证语言覆盖模型，所述第二硬件验证语言覆盖模型比所述第一硬件验证语言覆盖模型更新，并且与所述第一硬件验证语言覆盖模型不同。2. 根据权利要求1所述的电子设计自动化方法，其中所述硬件 描述语言电路设计的硬件描述语言包括Verilog、 System Verilog和 VHDL中的任何硬件描述语言。3. 根据权利要求1所述的电子设计自动化方法，其中所述第一 和第二石更件验证语言才莫型的硬件验证语言包括System Verilog、 Native Testbench、 E和Vera中的任何石更件-验i正语言。4. 根据权利要求1所述的电子设计自动化方法，其中所述合并 包括响应于所述第一覆盖日志和所述第二覆盖日志包括不同最大数 目的自动创建的面元，保持所述第二覆盖日志的覆盖点的覆盖数据， 并且从所述第一覆盖日志删除覆盖点的覆盖数据。5. 根据权利要求1所述的电子设计自动化方法，其中所述合并 包括响应于所述第一覆盖日志包括面元名称未存在于所述第二覆盖 曰志中的面元，在所述合并之后删除所述面元的覆盖数据。6. 根据权利要求1所述的电子设计自动化方法，其中所述合并 包括响应于所述第一覆盖日志包括面元名称存在于所述第二覆盖日志中的面元，在所述合并之后保持所述面元的覆盖数据。7. 根据权利要求1所述的电子设计自动化方法，其中所述合并包括响应于所述第一覆盖日志具有第一表达式宽度的覆盖点而所述 第二覆盖日志具有与所述第一表达式宽度不同的第二表达式宽度的 所述覆盖点，保持所述第二表达式宽度的所述覆盖点的覆盖数据， 并且删除所述第一表达式宽度的所述覆盖点的覆盖数据。8. 根据权利要求1所述的电子设计自动化方法，其中所述合并 包括响应于所述第一覆盖日志具有按照第一面元定义的面元而所述 第二覆盖日志具有按照与所述第一面元定义不同的第二面元定义的 所述面元，则在所述合并之后保持按照所述第二面元定义的所述面 元的覆盖数据，并且删除所述第 一面元定义的覆盖数据。9. 根据权利要求1所述的电子设计自动化方法，其中所述合并 包括响应于所述第一覆盖日志包括命名至少两个覆盖点标识符的、 交叉覆盖点的交叉覆盖点名称，而所述第二覆盖日志包括命名所述 至少两个覆盖点标识符的、交叉覆盖点的交叉覆盖点名称，则响应 于从所述第一覆盖日志删除至少一个已标识覆盖点的覆盖数据，删 除所述第 一覆盖日志的所述交叉覆盖点的覆盖数据。10. 根据权利要求1所述的电子设计自动化方法，其中所述合 并包括响应于所述第一覆盖日志包括第一交叉覆盖点的...
【专利技术属性】
技术研发人员：M比斯特，S梅罗特拉，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]
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