【技术实现步骤摘要】
本申请涉及计算机，尤其涉及一种忆阻器阵列结构、可编程基本运算装置及其信号控制方法。
技术介绍
1、忆阻器是一种通过调节外部施加电压，而调节其电阻阻值的非易失性器件。由于施加不同外部电压可以调节阻值大小并且通过施加电压脉冲可以微调阻值大小，多个并联结构的忆阻器阵列中改变外部电压可以调节每个阵列的电阻总阻值，从而易于调整基本运算电路的运算函数。
2、传统单个集成运放构成基本运算电路，其应用在计算机的控制电路中，实现多个输入信号按各不同比例进行运算的电路，统称为基本运算电路。在集成运放运算电路中，有需要选取电阻和不便于调整阻值的缺点，以及进行多次运算需要搭建多级基本运算电路的问题，在调整运算电路的运算函数时，灵活性较低、最小调节尺度较小。
技术实现思路
1、本申请实施例提供了一种忆阻器阵列结构、可编程基本运算装置及其信号控制方法，用于解决现有集成运放运算电路存在需要选取电阻和不便调整阻值的技术问题。
2、为了实现上述目的，本申请实施例提供如下技术方案：
3、一方面，提供了一种忆阻器阵列结构，包括数个并联连接的忆阻器阵列，每个所述忆阻器阵列包括两个忆阻器阵列单元以及控制两个所述忆阻器阵列单元并联连接的并联通路单元，一个所述忆阻器阵列单元包括串联连接的第一上开关管、第一忆阻器和第一下开关管，另一个所述忆阻器阵列单元包括串联连接的第二上开关管、第二忆阻器和第二下开关管，所述并联通路单元包括第一开关管、第二开关管、第三开关管和第四开关管；
4、所述
5、优选地，若施加在所述第一忆阻器或所述第二忆阻器两端的电压不小于正阈值电压，则所述第一忆阻器或所述第二忆阻器为低电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压不大于负阈值电压，则所述第一忆阻器或所述第二忆阻器为高电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压处于负阈值电压与正阈值电压之间，则所述第一忆阻器或所述第二忆阻器的阻值不变。
6、优选地，当所述第一忆阻器和所述第二忆阻器处于高电阻状态时，则所述第一忆阻器和所述第二忆阻器的电阻阻值均为10000ω；当所述第一忆阻器和所述第二忆阻器处于低电阻状态时，则所述第一忆阻器和所述第二忆阻器的电阻阻值均为100ω，所述正阈值电压为1.5v，所述负阈值电压为-1.5v。
7、优选地，每个所述忆阻器阵列中的开关管均为n沟道增强型的mos场效应晶体管，所述mos场效应晶体管的栅极作为开关管的第一端，所述mos场效应晶体管的源极作为开关管的第三端，所述mos场效应晶体管的漏极作为开关管的第二端。
8、又一方面，提供了一种可编程基本运算装置，包括运算放大元件和至少3个上述所述的忆阻器阵列结构；3个所述忆阻器阵列结构分别记为第一忆阻器阵列结构、第二忆阻器阵列结构和第三忆阻器阵列结构，所述第一忆阻器阵列结构的输入端与输入信号连接端连接，所述第一忆阻器阵列结构的第一输出端分别与所述第三忆阻器阵列结构的输入端和所述运算放大元件的反相输入端连接，所述第一忆阻器阵列结构的第二输出端分别与所述第二忆阻器阵列结构的输入端和所述运算放大元件的同相输入端连接，所述第三忆阻器阵列结构的输出端分别与所述运算放大元件的输出端和输出信号连接端连接，所述第二忆阻器阵列结构的输出端接地。
9、优选地，所述输入信号连接端包括数个信号输入端口和数个置位信号端口。
10、又一方面，提供了一种可编程基本运算装置，其特征在于，包括运算放大元件、电容和至少2个上述所述的忆阻器阵列结构；2个所述忆阻器阵列结构分别记为第一忆阻器阵列结构和第二忆阻器阵列结构，所述第一忆阻器阵列结构的输入端与输入信号连接端连接，所述第一忆阻器阵列结构的第一输出端分别与所述电容的输入端和所述运算放大元件的反相输入端连接，所述第一忆阻器阵列结构的第二输出端分别与所述第二忆阻器阵列结构的输入端和所述运算放大元件的同相输入端连接，所述电容的输出端分别与所述运算放大元件的输出端和输出信号连接端连接，所述第二忆阻器阵列结构的输出端接地。
11、又一方面，提供了一种可编程基本运算装置的信号控制方法，应用于上述所述的可编程基本运算装置上，该信号控制方法包括以下步骤：获取输入信号连接端的电压信号和置位信号，根据所述电压信号和所述置位信号确定每个忆阻器阵列单元是否进行编程状态。
12、优选地，该可编程基本运算装置的信号控制方法包括：获取运行信号端口的第一输入信号和每个忆阻器阵列单元中信号控制端口的第二输入信号，根据所述第一输入信号控制每个所述忆阻器阵列单元中对应上、下开关管导通或截止，以控制对应忆阻器是否工作；当制每个所述忆阻器阵列单元中对应上、下开关管导通，根据所述第二输入信号控制与所述信号控制端口连接的开关管导通或截止，以使多个不同阻值的忆阻器并联连接。
13、再一方面，提供了一种终端设备，包括处理器以及存储器；
14、所述存储器，用于存储程序代码，并将所述程序代码传输给所述处理器；
15、所述处理器，用于根据所述程序代码中的指令执行上述所述的可编程基本运算装置的信号控制方法。
16、该忆阻器阵列结构、可编程基本运算装置及其信号控制方法，包括数个并联连接的忆阻器阵列，每个忆阻器阵列包括两个忆阻器阵列单元以及控制两个忆阻器阵列单元并联连接的并联通路单元，一个忆阻器阵列单元包括串联连接的第一上开关管、第一忆阻器和第一下开关管，另一个忆阻器阵列单元包括串联连接的第二上开关管、第二忆阻器和第二下开关管，并联通路单元包括第一开关管、第二开关管、第三开关管和第四开关管接。从以上技术方案可以看出，本申请实施例具有以下优点：将该忆阻器阵列结构应用在集成运放运算电路中，通过该忆阻器阵列结构的数个并联连接的忆阻器阵列，每个忆阻器阵列包括两个忆阻器阵列单元以及控制两个忆阻器阵列单元并联连接的并联通路单元，可根据需求实现可编程加减运算电路；解决了现有集成运放运算电路存在需要选取电阻本文档来自技高网...
【技术保护点】
1.一种忆阻器阵列结构，其特征在于，包括数个并联连接的忆阻器阵列，每个所述忆阻器阵列包括两个忆阻器阵列单元以及控制两个所述忆阻器阵列单元并联连接的并联通路单元，一个所述忆阻器阵列单元包括串联连接的第一上开关管、第一忆阻器和第一下开关管，另一个所述忆阻器阵列单元包括串联连接的第二上开关管、第二忆阻器和第二下开关管，所述并联通路单元包括第一开关管、第二开关管、第三开关管和第四开关管；
2.根据权利要求1所述的忆阻器阵列结构，其特征在于，若施加在所述第一忆阻器或所述第二忆阻器两端的电压不小于正阈值电压，则所述第一忆阻器或所述第二忆阻器为低电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压不大于负阈值电压，则所述第一忆阻器或所述第二忆阻器为高电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压处于负阈值电压与正阈值电压之间，则所述第一忆阻器或所述第二忆阻器的阻值不变。
3.根据权利要求2所述的忆阻器阵列结构，其特征在于，当所述第一忆阻器和所述第二忆阻器处于高电阻状态时，则所述第一忆阻器和所述第二忆阻器的电阻阻值均为10000Ω；当所述第一忆阻器和所述第二忆阻
4.根据权利要求1所述的忆阻器阵列结构，其特征在于，每个所述忆阻器阵列中的开关管均为N沟道增强型的MOS场效应晶体管，所述MOS场效应晶体管的栅极作为开关管的第一端，所述MOS场效应晶体管的源极作为开关管的第三端，所述MOS场效应晶体管的漏极作为开关管的第二端。
5.一种可编程基本运算装置，其特征在于，包括运算放大元件和至少3个如权利要求1至4任意一项所述的忆阻器阵列结构；3个所述忆阻器阵列结构分别记为第一忆阻器阵列结构、第二忆阻器阵列结构和第三忆阻器阵列结构，所述第一忆阻器阵列结构的输入端与输入信号连接端连接，所述第一忆阻器阵列结构的第一输出端分别与所述第三忆阻器阵列结构的输入端和所述运算放大元件的反相输入端连接，所述第一忆阻器阵列结构的第二输出端分别与所述第二忆阻器阵列结构的输入端和所述运算放大元件的同相输入端连接，所述第三忆阻器阵列结构的输出端分别与所述运算放大元件的输出端和输出信号连接端连接，所述第二忆阻器阵列结构的输出端接地。
6.根据权利要求5所述的可编程基本运算装置，其特征在于，所述输入信号连接端包括数个信号输入端口和数个置位信号端口。
7.一种可编程基本运算装置，其特征在于，包括运算放大元件、电容和至少2个如权利要求1至4任意一项所述的忆阻器阵列结构；2个所述忆阻器阵列结构分别记为第一忆阻器阵列结构和第二忆阻器阵列结构，所述第一忆阻器阵列结构的输入端与输入信号连接端连接，所述第一忆阻器阵列结构的第一输出端分别与所述电容的输入端和所述运算放大元件的反相输入端连接，所述第一忆阻器阵列结构的第二输出端分别与所述第二忆阻器阵列结构的输入端和所述运算放大元件的同相输入端连接，所述电容的输出端分别与所述运算放大元件的输出端和输出信号连接端连接，所述第二忆阻器阵列结构的输出端接地。
8.一种可编程基本运算装置的信号控制方法，应用于如权利要求5-7任意一项所述的可编程基本运算装置上，其特征在于，该信号控制方法包括以下步骤：获取输入信号连接端的电压信号和置位信号，根据所述电压信号和所述置位信号确定每个忆阻器阵列单元是否进行编程状态。
9.根据权利要求8所述的可编程基本运算装置的信号控制方法，其特征在于，包括：获取运行信号端口的第一输入信号和每个忆阻器阵列单元中信号控制端口的第二输入信号，根据所述第一输入信号控制每个所述忆阻器阵列单元中对应上、下开关管导通或截止，以控制对应忆阻器是否工作；当控制每个所述忆阻器阵列单元中对应上、下开关管导通，根据所述第二输入信号控制与所述信号控制端口连接的开关管导通或截止，以使多个不同阻值的忆阻器并联连接。
10.一种终端设备，其特征在于，包括处理器以及存储器；
...【技术特征摘要】
1.一种忆阻器阵列结构，其特征在于，包括数个并联连接的忆阻器阵列，每个所述忆阻器阵列包括两个忆阻器阵列单元以及控制两个所述忆阻器阵列单元并联连接的并联通路单元，一个所述忆阻器阵列单元包括串联连接的第一上开关管、第一忆阻器和第一下开关管，另一个所述忆阻器阵列单元包括串联连接的第二上开关管、第二忆阻器和第二下开关管，所述并联通路单元包括第一开关管、第二开关管、第三开关管和第四开关管；
2.根据权利要求1所述的忆阻器阵列结构，其特征在于，若施加在所述第一忆阻器或所述第二忆阻器两端的电压不小于正阈值电压，则所述第一忆阻器或所述第二忆阻器为低电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压不大于负阈值电压，则所述第一忆阻器或所述第二忆阻器为高电阻；若施加在所述第一忆阻器或所述第二忆阻器两端的电压处于负阈值电压与正阈值电压之间，则所述第一忆阻器或所述第二忆阻器的阻值不变。
3.根据权利要求2所述的忆阻器阵列结构，其特征在于，当所述第一忆阻器和所述第二忆阻器处于高电阻状态时，则所述第一忆阻器和所述第二忆阻器的电阻阻值均为10000ω；当所述第一忆阻器和所述第二忆阻器处于低电阻状态时，则所述第一忆阻器和所述第二忆阻器的电阻阻值均为100ω，所述正阈值电压为1.5v，所述负阈值电压为-1.5v。
4.根据权利要求1所述的忆阻器阵列结构，其特征在于，每个所述忆阻器阵列中的开关管均为n沟道增强型的mos场效应晶体管，所述mos场效应晶体管的栅极作为开关管的第一端，所述mos场效应晶体管的源极作为开关管的第三端，所述mos场效应晶体管的漏极作为开关管的第二端。
5.一种可编程基本运算装置，其特征在于，包括运算放大元件和至少3个如权利要求1至4任意一项所述的忆阻器阵列结构；3个所述忆阻器阵列结构分别记为第一忆阻器阵列结构、第二忆阻器阵列结构和第三忆阻器阵列结构，所述第一忆阻器阵列结构的输入端与输入信号连接端连接，所述第一忆阻器阵列结构的第一输出端分别与所述第三忆阻...
【专利技术属性】
技术研发人员：刘振，戴国树，李健豪，陈晓媚，朱冠耀，陆浩冬，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：
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