本发明专利技术提供Ⅲ－Ⅴ族化合物半导体衬底、外延晶片及它们的制造方法，其中以高精度控制在衬底上或晶片中形成的氧化膜的厚度，并阻止所述外延晶片的表面变粗糙。本发明专利技术的制造Ⅲ－Ⅴ族化合物半导体衬底的方法包括如下步骤：首先，提供由Ⅲ－Ⅴ族化合物半导体构成的衬底；其后，用酸性溶液清洁所得到的衬底；随后，在所述清洁之后通过湿法在所述衬底上形成氧化膜。进一步地，通过在上述Ⅲ－Ⅴ族化合物半导体衬底上形成外延层可得到外延晶片。
【技术实现步骤摘要】
本专利技术涉及制造iii-v族化合物半导体衬底的方法、制造 外延晶片的方法、ni-v族化合物半导体衬底和外延晶片。特别地，本 专利技术涉及制造m-v族化合物半导体衬底的方法、制造外延晶片的方法、 iii-v族化合物半导体衬底和外延晶片，所述半导体衬底和外延晶片适用于诸如场效应晶体管(FET)和高电子迁移率晶体管(HEMT)的装置。
技术介绍
III-V族化合物半导体衬底在便携式电话领域中具有高性能 的放大功能和转换功能，因而将所述III-V族化合物半导体衬底用作无 线通讯装置如FET、 HEMT和异质结双极晶体管(HBT)的基础材料。目 前，在用于便携式电话等的HEMT装置的制造过程中，通过金属有机 气相外延(MOVPE)法、分子束外延(MBE)法等在例如GaAs衬底上形成 薄膜外延层如砷化镓(GaAs)层、砷化铝镓(AlGaAs)层或砷化铟镓 (InGaAs)层。在这种情况下，如果杂质等粘附在GaAs衬底等的表面上， 则无法获得具有良好品质的外延层。另外，装置特性随后会发生劣化。 例如，已知如果在外延层和GaAs衬底之间的界面处存在发射自由电子 的杂质，则这种杂质会影响装置的夹断特性和漏极击穿电压。为了避 免这种缺陷，时至今日， 一直通过在外延生长之前对GaAs衬底表面进 行湿法刻蚀来除去表面上的杂质。或者，在已经将GaAs衬底放置在外 延生长设备中之后，利用导入气体、热等对所述GaAs衬底表面进行清 洁，除去杂质。然而，即使进行了上述预处理和清洁，也难以避免被清洁 的室气氛或设备中的极少量的成分所污染。例如，具有高克拉克数等 的硅(Si)即使在受控环境中也相对易于粘附到半导体衬底上，且在GaAs衬底和外延层之间界面处累积，从而进入发射自由电子的状态。结果， 上述装置具有劣化的特性。日本未审查专利申请公布9-320967号公开了一种制造化合物半导体晶片的方法，其中通过紫外线臭氧照射在ni-v族化合物半导体衬底上形成厚度为2 30nm的氧化膜，作为解决上述缺点的手段。 该文献公开了通过形成氧化膜使得残留在III-V族化合物半导体衬底和 外延层之间界面附近的Si呈现电非活性。此外，日本未审查专利申请公布11-126766号公开了一种清洁半导体晶体晶片的方法，其中通过浸入含臭氧的超纯水中来形成 氧化膜，其后通过利用碱性溶液或碱和酸的混合溶液进行清洁来除去 所述氧化膜。该文献公开了残留在III-V族化合物半导体衬底表面上的 杂质被除去。此外，日本未审査专利申请公布2003-206199号公开了一种化合物半导体晶体，其中在m-v族化合物半导体衬底和外延层之间界面处所存在的氧(O)和Si的比例为2以上。该文献公开了通过Si和0 的化学结合生成二氧化硅(Si02)来阻止Si单质在界面处存在。另外，日本未审查专利申请公布2006-128651号公开了一 种包含Si氧化膜的半导体装置，其中所述Si氧化膜表面的雾度为10 ppm以下。该文献公开了存在于III-V族化合物半导体衬底表面上的Si 和Si化合物因Si氧化膜而钝化，因此不存在因作为供体的Si的作用 引起的载流子累积且表面形态不会劣化。
技术实现思路
然而，在日本未审查专利申请公布9-320967号中，通过使 用紫外线(UV)臭氧发生器实现紫外线臭氧照射。也就是，由于存在于 III-V族化合物半导体衬底上的氧被紫外射线臭氧化而产生臭氧，因此难以控制用于得到最适宜于钝化Si的氧化膜所需要的氧气量，所述Si为残留在所述m-v族化合物半导体衬底上的杂质。因此，在该文献中公开的专利技术中，用于形成期望的氧化膜所需要的可控性差。此外，由于气体中臭氧密度变小，因此与ni-v族化合物半导体衬底表面接触的 臭氧浓度发生变化。从而，氧化膜的厚度发生变化。关于上述四项专利技术，在ni-v族化合物半导体衬底表面上 存在相对大量的氧。随着表面氧化程度的增大，m-v族化合物半导体 衬底表面被氧化膜覆盖。从而存在如下问题，外延层表面在原子水平 上变粗糙，因为m-v族化合物半导体衬底表面和外延层之间的晶格匹配变差或逐步生长(step growth)变得困难。此外，在日本未审查专利申请公布11-126766号中，通过使用臭氧水在表面上形成氧化膜。所述臭氧水为中性液体。通常，在用纯水(中性)或碱性溶液对ni-v族化合物半导体衬底进行处理的情况下，v族氧化物易于除去，而在用酸性溶液进行所述处理的情况下，III族氧化物易于除去。因此，如在该文献中一样在用中性臭氧水进行所述处理时，III-V族化合物半导体的衬底表面变成易于以化学计量为基础的富集m族的表面。在外延生长的升温步骤中，v族元素比m族 元素更易于发生解离。因此，随着外延层生长，ni族氧化物易于保留 且表面倾向于按照衬底状态中的化学计量变得富集ni族。这种化学计 量失衡成为外延层表面变粗糙的一个原因。为了解决上述问题而完成了本专利技术。因此，本专利技术的目的 是提供一种制造m-v族化合物半导体衬底的方法、 一种制造外延晶片 的方法、ni-v族化合物半导体衬底以及外延晶片，其中，在m-v族化 合物半导体衬底和外延晶片中，能够以高精度控制在其中或其上的氧 化膜厚度，且在外延层的形成过程中抑制表面变粗糙。本专利技术制造m-v族化合物半导体衬底的方法包括如下步6骤准备由III-V族化合物半导体构成的衬底(下文中可以简称为准备步 骤)、用酸性溶液清洁上述衬底(下文中可以简称为清洁步骤)、以及在 上述清洁之后通过湿法在上述衬底上形成氧化膜(下文中可以简称为氧 化膜形成步骤或形成步骤)。根据本专利技术一个方面的制造III-V族化合物半导体衬底的 方法，在形成氧化膜之前用酸性溶液清洁衬底。本专利技术的专利技术人已经 进行了深入细致的研究，结果发现，在用酸性溶液清洁所述衬底的情 况下，在衬底表面上存在相对大量的V族原子，而存在相对少量的III族原子。在通过使用m-v族化合物半导体衬底形成外延层的过程中， 由于在生长的升温步骤中v族元素的解离压力高，所以v族原子易于 解离。然而，大量v族原子存在于本专利技术一个方面的m-v族化合物半 导体衬底表面上，且表面上v族原子的损耗因形成外延层而受到抑制。 因此，能够使外延层表面上的v族原子和m族原子彼此相当处于化学 计量平衡。因为本专利技术具有in族原子和v族原子之间的这种平衡，所 以能够使得外延层的表面平滑且能够抑制所述外延层表面变粗糙。此外，通过湿法形成氧化膜。在所述湿法中，通过控制溶 液中氧化剂浓度和衬底处理时间能够容易地控制氧化膜的厚度。因此， 能够以高精度控制氧化膜的厚度。顺便提及，在衬底表面上形成氧化膜的情况下，氧化膜的 氧在外延生长步骤中在m-v族化合物半导体中形成深的杂质水平(deep impurity level)并用于捕获Si的自由电子。通过提供最佳量的氧化 膜以抵消衬底表面上存在的Si载流子，能够使得自由电子失活。因此， 形成氧化膜有利地有助于装置特性如夹断特性和漏极击穿电压。如上所述，能够制造III-V族化合物半导体衬底，其中通 过控制氧化膜的厚度而使得衬底和外延层之间界面处的载流子无害， 另外，通过用酸性溶液进行清洁而抑制了外延层表面变粗糙。在上述制造in-v族化合物半导体衬底的方法中，优选在上述氧化膜形成步骤中形成厚度为15A 本文档来自技高网...
【技术保护点】
一种制造Ⅲ－Ⅴ族化合物半导体衬底的方法，所述方法包括如下步骤： 准备由Ⅲ－Ⅴ族化合物半导体构成的衬底； 用酸性溶液清洁所述衬底；以及 在清洁之后通过湿法在所述衬底上形成氧化膜。
【技术特征摘要】
JP 2008-7-18 2008-1873031.一种制造III-V族化合物半导体衬底的方法，所述方法包括如下步骤准备由III-V族化合物半导体构成的衬底；用酸性溶液清洁所述衬底；以及在清洁之后通过湿法在所述衬底上形成氧化膜。2. 如权利要求1所述的制造III-V族化合物半导体衬底的方法， 其中在所述形成氧化膜的步骤中，所形成的氧化膜的厚度为15 A 30 A。3. 如权利要求1或2所述的制造III-V族化合物半导体衬底的方 法，其中在所述清洁步骤中，使用pH为6以下的酸性溶液。4. 如权利要求1或2所述的制造III-V族化合物半导体衬底的方 法，其中在所述形成氧化膜的步骤中，通过使用过氧化氢水溶液形成 所述...
【专利技术属性】
技术研发人员：中山雅博，樋口恭明，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：JP[日本]
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