多处理器系统及其动态省电方法技术方案

本发明专利技术提供一种多处理器系统及其动态省电方法。此多处理器系统包括多个处理器及一个芯片组。每一个处理器均包括多个标准总线请求脚位及一个特定总线请求脚位，而各个处理器的标准总线请求脚位分别与其他处理器的标准总线请求脚位交互连接。芯片组耦接至各个处理器的特定总线请求脚位以侦测这些特定总线请求脚位上的控制请求信号。当有侦测到控制请求信号时，即将与处理器相连接的输入缓冲器启动，以供处理器通过此输入缓冲器存取数据；反之，当没有侦测到控制请求信号时，则将输入缓冲器关闭。本发明专利技术可根据是否有处理器对于总线的控制请求信号，将输入缓冲器开启或关闭，进而达到省电的功效。

【技术实现步骤摘要】

本专利技术有关于一种处理器系统及其省电方法，且特别有关 于一种。
技术介绍
多处理器系统可以是由 一 颗 一 般型处理器与 一 颗或多颗具 有特殊运算能力的处理器所组成。此多处理器系统采用资源共 享的概念，借以降低硬件配置成本，其中最普遍共享的资源是 存储器，此存储器内可以存放任何数据，包括用以指示处理器 之间通讯状态的信号以及由多个处理器同时进行运算的数据。随着多处理器系统的普及化，市面上诸如桌上型计算机、 笔记型计算机或移动电话、个人数字助理等嵌入式装置也都采 用此架构。通过整合不同处理器的运算特性，不仅能够达到更 好的效能，也比 一般使用单一高速处理器的方法来得有效率。由于处理器硬件架构不同的特性，底层运算单元实际操作 上的不同，相同的工作在异质性处理器上的时间与耗能表现皆 有所不同。因此，目前发展的技术大多着重于衡量不同的处理 器对于 一 件工作的执行时间与耗能，进而调整操作系统中的工 作排程，借以达到省电与提高效能的目的。然而，要如何能够 有效整合处理器硬件架构不同的特性，进而达到系统整体的省电功效，仍旧是本领域技术人员的一大i果题。
技术实现思路
本专利技术提供一种多处理器系统，利用额外配置的总线请求 脚位接收处理器对于总线的控制请求信号，而适应性地启动或关闭芯片组中的输入緩冲器。本专利技术提供一种多处理器系统的动态省电方法，在处理器进入主动状态(Active Status )时，动态启动或关闭芯片组中的 输入緩沖器以节省电力。本专利技术提出一种多处理器系统，其包括多个处理器及一芯 片组。其中，每 一 个处理器均包括多个标准总线请求(Bus Request)脚位及一个特定总线请求脚位，而各个处理器的标准 总线请求脚位分别与其他处理器的标准总线请求脚位交互连 接。芯片组耦接至各个处理器的特定总线请求脚位，并侦测这 些特定总线请求脚位上的控制请求信号。其中，当芯片组侦测 到控制请求信号时，即将与处理器相连接的输入緩冲器启动， 以供处理器通过此输入緩冲器存取数据；反之，当芯片组没有 侦测到控制请求信号时，则将输入緩沖器关闭。本专利技术提出一种多处理器系统的动态省电方法，适用于包 括多个处理器及一芯片组的多处理器系统，其中各个处理器均 通过一个特定总线请求脚位耦接至芯片组。此方法是由芯片组 侦测所述特定总线请求脚位上的控制请求信号。当芯片组侦测 到控制请求信号时，即将与处理器相连接的输入緩冲器启动， 以供处理器通过该输入緩冲器存取数据；反之，当芯片组没有 侦测到控制请求信号时，则将输入緩沖器关闭。本专利技术提出一种多处理器系统，其包括多个处理器及一芯 片组。其中，每一个处理器包括多个总线请求脚位，且分别与 其他处理器的总线请求脚位交互连接。芯片组分别耦接至各个 处理器的总线请求脚位，并侦测这些总线请求脚位上的控制请 求信号。当芯片组侦测到控制请求信号时，随即将与处理器相 连接的输入緩沖器启动，以供处理器通过该输入缓冲器存取数 据；当芯片组没有侦测到控制请求信号时，则将输入緩沖器关闭。本专利技术提出一种多处理器系统的动态省电方法，适用于包 括多个处理器及一个芯片组的多处理器系统，所述芯片组分别 耦接至各个处理器的多个总线请求脚位，而每一个处理器的总 线请求脚位则与其他处理器的总线请求脚位交互连接。此方法 是由芯片组侦测这些总线请求脚位上的控制请求信号，当侦测 到控制请求信号时，即将与这些处理器相连接的输入緩沖器启动，以供处理器通过输入緩冲器存取数据；当没有侦测到控制 请求信号时，则将输入緩冲器关闭。本专利技术的可根据是否有处 理器对于总线的控制请求信号，据以将输入緩沖器开启或关闭， 进而达到省电的功效。附图说明图l是依照本专利技术一实施例所绘示的多处理器系统的电路 方块图。图2是依照本专利技术 一 实施例所绘示的多处理器系统的动态 省电方法的流程图。图3是依照本专利技术 一 实施例所绘示的多处理器系统的电路 方块图。图4是依照本专利技术 一 实施例所绘示的多处理器系统的动态 省电方法的流程图。具体实施例方式为让本专利技术的上述特征和优点能更明显易懂，下文特举实 施例，并配合所附图式作详细说明如下。本专利技术将多处理器系统中各个处理器的总线请求脚位分别耦接至芯片组，或是使用额外的总线请求脚位耦接至芯片组，而能够在多处理器系统的处理器进入主动状态(Active Status) 时，让芯片组在第 一 时间掌握各个处理器对于总线的控制请求 状态。这里所指的"主动状态"是相对于高级配置与电源接口规 格(ACPI)所定义的待机状态(Sleep State)电源管理，例如 Cl、 C2、 C3或Cn等待机状态；亦即主动状态可以是指C0的工 作状态(Execution State)。每当有处理器请求使用总线传输数据时，芯片组即将与处 理器相连接的输入緩冲器(Input buffer )启动，以供处理器通 过输入緩沖器传输数据。然而在主动状态时，若在一段时间区 间内，并无处理器请求使用总线传输数据，则可将芯片组上的 输入緩冲器关闭，借以节省开启输入緩沖器所需的电力。为了 使本专利技术的内容更为明了 ，以下特举实施例作为本专利技术确实能 够据以实施的范例。图l是依照本专利技术一实施例所绘示的多处理器系统的电路 方块图。请参照图l,本实施例的多处理器系统100包括处理器 102、 104、 106、 108及芯片组110。上述的处理器102、 104、 106、 108均包括四个总线请求脚位BRO弁、BR1#、 BR2#、 BR3#,且 在这些处理器之间会通过总线请求线BREQO# 、 BREQ1# 、 BREQ2#、 BREQ3^交互连接其总线请求脚位。例如，处理器102 的脚位BRO#与处理器104的脚位BR3# 、处理器106的脚位BR2# 、 处理器108的脚位BR1弁相连接；处理器102的脚位BRW则与处 理器104的脚位BR0弁、处理器106的脚位BR3弁、处理器108的脚 位BR2 ^相连接，以此类推。值得注意的是， 一 般处理器在有需要使用总线传输数据时， 均是利用脚位BRO弁发出通知信号至其他处理器，以告知其已请 求使用总线，也利用脚位BRO弁发出控制请求信号至芯片组，借以取得总线的主控权。据此，本专利技术将各个处理器的总线请求脚位BR0弁均连接至芯片组110，使得芯片组110与处理器102、 104、 106、 108的脚位BR0弁保持连结，而能够随时掌握各个处 理器对于总线的控制请求状态。详细地说，图2是依照本专利技术一实施例所绘示的多处理器系 统的动态省电方法的流程图。请同时参照图1及图2，本实施例 在多处理器系统100的处理器102、 104、 106、 108进入主动状态 之后，若在一,殳时间区间内，并无处理器102、 104、 106、 108 请求使用总线传输数据时，则先将芯片组110中与处理器连接的 输入緩冲器关闭，借以节省输入緩冲器所消耗的电力。在此同时，芯片组110会通过上述的总线-清求线BREQ0弁、 BREQ1#、 BREQ2#、 BREQ3弁侦测各个处理器的总线请求脚位 (步骤S202 )，而判断是否有侦测到控制请求信号(步骤S204 )。当芯片组110侦测到控制请求信号时，即代表有处理器请求 使用总线以传输数据，此时芯片组110会将本文档来自技高网...

【技术保护点】
一种多处理器系统，其特征在于，包括：　多个处理器，每一所述处理器包括多个标准总线请求脚位及一特定总线请求脚位，其中各所述处理器的所述标准总线请求脚位分别与其他处理器的标准总线请求脚位交互连接；以及　一芯片组，耦接至各所述处理器的该特定总线请求脚位，并侦测所述特定总线请求脚位上的一控制请求信号，其中：　当该芯片组侦测到该控制请求信号时，启动与所述处理器相连接的一输入缓冲器，以供所述处理器通过该输入缓冲器存取数据；以及　当该芯片组没有侦测到该控制请求信号时，关闭该输入缓冲器。

【技术特征摘要】

【专利技术属性】
技术研发人员：何宽瑞，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]