【技术实现步骤摘要】
本专利技术涉及芯片，尤其涉及一种芯片时序风险的预测方法、电子设备和介质。
技术介绍
1、芯片设计中通常包括多个时序路径，时序路径中包括多级串联的标准单元。通过时序路径传输数据时，需要经过时序路径中的每一级标准单元。时序路径越长，对时序影响越大，可能导致时序路径的运行频率越低、性能越差。现有的逻辑综合工具生成网表仅能获取到时序路径中标准单元的级数，但标准单元结构不同，尺寸大小不同，因此无法直接通过时序路径中标准单元的级数预测时序风险。只能到物理布局布线阶段生成版图后进行预测，但从逻辑综合生成的门级网表到物理布局布线版图之间还需要做大量的工作，当预测出芯片时序风险时还需要返回重新修改芯片代码，重新执行逻辑综合，若在生成版图后再预测芯片时序，时间过晚，会降低芯片开发效率。由此可知，如何准确在更早的阶段预测芯片时序风险，提高芯片开发效率成为亟待解决的技术问题。
技术实现思路
1、本专利技术目的在于，提供一种芯片时序风险的预测方法、电子设备和介质，能够基于逻辑综合产生的门级网表实现准确的芯片时序风险预测，提高了芯片开发效率。
2、根据本专利技术第一方面，提供了一种芯片时序风险的预测方法，包括：
3、步骤s1、选取基准单元，基于基准单元确定归一化逻辑级数阈值r；
4、步骤s2、获取待处理门级网表中的所有待处理时序路径{a1,a2,…,an,…,an}，所述待处理门级网表基于芯片设计代码进行逻辑综合生成，其中，an为第n个待处理时序路径，n的取值范围为1到n，
5、步骤s3、获取每一ain相对于基准单元的归一化逻辑级数bin，基于bin获取an对应的总归一化逻辑级数cin：
6、；
7、步骤s4、对比每一cin与逻辑级数阈值r，将cin大于逻辑级数阈值r的an确定为时序风险时序路径。
8、根据本专利技术第二方面，提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本专利技术第一方面所述的方法。
9、根据本专利技术第三方面，提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机指令用于执行本专利技术第一方面所述的方法。
10、本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术提供的一种芯片时序风险的预测方法、电子设备和介质可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：
11、本专利技术选取基准单元，基于基准单元确定逻辑级数阈值，再将所有待处理时序路径基于基准单元进行归一化，待处理时序路径的总归一化逻辑级数，基于待处理时序路径的总归一化逻辑级数和逻辑级数阈值预测时序风险时序路径。本专利技术能够基于逻辑综合产生的门级网表实现准确的芯片时序风险预测，提高了芯片开发效率。
本文档来自技高网...【技术保护点】
1.一种芯片时序风险的预测方法，其特征在于，包括：
2.根据权利要求1所述的方法，其特征在于，
3.根据权利要求1所述的方法，其特征在于，
4.根据权利要求1所述的方法，其特征在于，
5.根据权利要求1所述的方法，其特征在于，
6.根据权利要求1所述的方法，其特征在于，
7.一种电子设备，其特征在于，包括：
8.一种计算机可读存储介质，其特征在于，存储有计算机可执行指令，所述计算机可执行指令用于执行前述权利要求1-6中任一项所述的方法。
【技术特征摘要】
1.一种芯片时序风险的预测方法，其特征在于，包括：
2.根据权利要求1所述的方法，其特征在于，
3.根据权利要求1所述的方法，其特征在于，
4.根据权利要求1所述的方法，其特征在于，
5.根据权利要求1所述的方法，...
【专利技术属性】
技术研发人员：刘凯峰，
申请(专利权)人：沐曦科技成都有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。