【技术实现步骤摘要】
本公开实施例属于半导体封装，具体涉及一种扇入型封装结构及其制备方法。
技术介绍
1、随着soc(system on chip,系统级芯片)的技术节点不断向前推进，其集成的功能在不断增加，由此带来的soc芯片的设计成本与制造成本不断增高，加大了其技术演进的难度。现有的芯粒技术，将soc芯片中功能离散成多颗具有特定功能的芯粒，再通过2.5d封装进行平面连接，典型的案例为cpu与hbm芯片的cowos@-s封装。在cowos@-s封装结构中，封装转接板尺寸随cpu尺寸与hbm颗数的增加而不断增大，单晶圆上能够容纳的转接板芯片的颗数有限，不利于制造时产品的良率管理。而且，转接板尺寸的增大导致封装模组的大翘曲，不利于后续的模组贴基板工艺。
2、另外，现有的3d封装结构中将硅通孔设置于大尺寸芯片，大尺寸芯片的技术节点高，晶体管密度高，本身制造难度大，硅通孔加在上面，要在设计上避开晶体管就存在难度，且增加制程，也会造成良率损失。综合考虑12寸晶圆上，芯片尺寸大，能容纳的芯片数也少，损失一颗，良率损失比率也就大。现在的一些cpu晶圆，晶圆上芯片总数也就100颗左右，甚至更少，其制造成本很高，良率损失会带来很大的经济损失。
3、针对上述问题，有必要提出一种设计合理且有效解决上述问题的扇入型封装结构及其制备方法。
技术实现思路
1、本公开实施例旨在至少解决现有技术中存在的技术问题之一，提供一种扇入型封装结构及其制备方法。
2、本公开实施例的一方面提供一种扇入型封装结
3、提供第一芯片和至少一个第二芯片，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，其中，自所述第二芯片的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔；
4、在所述第一芯片的功能面形成多个间隔分布的垂直互连结构；
5、将所述第二芯片的功能面固定于所述第一芯片的功能面；
6、在所述第一芯片的功能面形成塑封层，所述塑封层分别包裹所述第二芯片和所述垂直互连结构；
7、将所述第二芯片的非功能面以及所述塑封层背离所述第一芯片的表面进行减薄，形成导电通孔并露出所述垂直互连结构；
8、在所述导电通孔和露出的所述垂直互连结构上形成信号输出层。
9、示例性的，所述第一芯片的功能面设置有第一重布线层；
10、所述在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，包括：
11、在所述第一重布线层上形成与其电连接的互连布线层；
12、在所述互连布线层上形成与其电连接的多个间隔分布的所述垂直互连结构。
13、示例性的，所述第二芯片的功能面设置第二重布线；
14、所述将所述第二芯片的功能面固定于所述第一芯片的功能面，包括：
15、在所述第二重布线层上形成与其电连接的导电凸起；
16、将所述第二芯片的功能面通过所述导电凸起固定于所述第一芯片的所述互连布线层。
17、示例性的，在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，且所述第二芯片的功能面固定于所述第一芯片的功能面时：
18、所述垂直互连结构的高度大于所述导电盲孔的高度。
19、示例性的，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层之前，还包括：
20、对所述塑封层和所述第二芯片的非功能面进行图形化，以使所述垂直互连结构和所述导电通孔露出至预设高度。
21、示例性的，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层，包括：
22、在所述塑封层和所述第二芯片的非功能面形成介电层；
23、图形化所述介电层以露出所述垂直互连结构和所述导电通孔；
24、在露出的所述垂直互连结构和所述导电通孔上形成多个焊球。
25、本公开实施例的另一方面提供一种扇入型封装结构，包括：
26、第一芯片；
27、至少一个第二芯片，所述第二芯片的功能面固定于所述第一芯片的功能面，其中，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，所述第二芯片设置有多个贯穿其厚度的导电通孔；
28、多个垂直互连结构，间隔设置于所述第一芯片的功能面；
29、塑封层，设置于所述第一芯片的功能面，并分别包裹所述第二芯片和所述垂直互连结构；
30、信号输出层，设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面。
31、可选的，所述第一芯片的功能面设置有第一重布线层，所述封装结构还包括互连布线层；
32、所述互连布线层设置于所述第一重布线层，所述互连布线层上设置有所述垂直互连结构。
33、可选的，所述第二芯片的功能面设置有第二重布线层，所述封装结构还包括导电凸起；
34、所述导电凸起夹设于所述第二重布线层和所述互连布线层之间。
35、可选的，信号输出层包括介质层和多个焊球；
36、所述介质层设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面；
37、所述介质层上设置有多个开口，多个开口露出有所述垂直互连结构和所述导电通孔；
38、所述开口内设置有与其对应的所述焊球。
39、本公开实施例的扇入型封装结构及其制备方法，该封装方法利用不同芯粒间的尺寸差异，直接采用3d堆叠的方式，将大尺寸的第一芯片作为基底，将至少一个小尺寸的第二芯片设置于第一芯片，具有更小的封装尺寸和翘曲；小尺寸的第二芯片上形成有导电通孔，实现封装结构与外界的垂直互连，在小尺寸的第二芯片上形成有导电通孔，可以避免由于导电通孔的制作导致的大尺寸第一芯片的良率损失，便于提升总体的封装良率，减小制造工艺难度，降低产品的设计成本和制造成本；将大尺寸的第一芯片作为基底进行封装，第一芯片可以在封装结构制备过程中起到支撑作用，同时第一芯片也是封装结构散热的重要组成部分。
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1.一种扇入型封装结构的制备方法，其特征在于，所述制备方法包括：
2.根据权利要求1所述的制备方法，其特征在于，所述第一芯片的功能面设置有第一重布线层；
3.根据权利要求2所述的制备方法，其特征在于，所述第二芯片的功能面设置第二重布线；
4.根据权利要求1至3任一项所述的制备方法，其特征在于，在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，且所述第二芯片的功能面固定于所述第一芯片的功能面时：
5.根据权利要求1至3任一项所述的制备方法，其特征在于，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层之前，还包括：
6.根据权利要求5所述的制备方法，其特征在于，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层，包括：
7.一种扇入型封装结构，其特征在于，包括：
8.根据权利要求7所述的扇入型封装结构，其特征在于，所述第一芯片的功能面设置有第一重布线层，所述封装结构还包括互连布线层；
9.根据权利要求7所述的扇入型封装结构，其特征在于，所述第二芯片的功能面设置有第二重
10.根据权利要求7至9任一项所述的扇入型封装结构，其特征在于，信号输出层包括介质层和多个焊球；
...【技术特征摘要】
1.一种扇入型封装结构的制备方法，其特征在于，所述制备方法包括：
2.根据权利要求1所述的制备方法，其特征在于，所述第一芯片的功能面设置有第一重布线层；
3.根据权利要求2所述的制备方法，其特征在于，所述第二芯片的功能面设置第二重布线；
4.根据权利要求1至3任一项所述的制备方法，其特征在于，在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，且所述第二芯片的功能面固定于所述第一芯片的功能面时：
5.根据权利要求1至3任一项所述的制备方法，其特征在于，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层之前，...
【专利技术属性】
技术研发人员：项敏，马力，郑子企，
申请(专利权)人：南通通富微电子有限公司，
类型：发明
国别省市：
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