【技术实现步骤摘要】
本专利技术涉及静电防护，特别是涉及一种esd电源钳位电路及电子电路系统。
技术介绍
1、在现代先进的集成电路工艺中，随着工艺特征尺寸的不断缩小，晶体管耐压也随之降低，这给常规电源电压下的芯片应用提出了很大的挑战。例如，芯片应用需求为3.3v/2.5v的电源电压，但是工艺只提供耐压为1.8v的晶体管。
2、常规的esd(静电放电)电源钳位电路如图1所示，包括电阻r0、第一晶体管m1、第二晶体管m2、第三晶体管m3及第四晶体管m4，第一晶体管m1连接成电容模式，第二晶体管m2和第三晶体管m3构成反相器，第四晶体管m4为泄放esd电流的主器件，其中，各器件的具体连接如图1。
3、上述esd电源钳位电路在正常上电时，节点n1的电位为电源电位，反相器中第二晶体管m2关断、第三晶体管m3导通，节点n2的电位为地电位，此时，作为主器件的第四晶体管m4处于关断状态。当发生静电放电时，由于esd电流为频率比较高的电流，节点n1的电位在刚开始时会维持在一个低电位，反相器中第二晶体管m2导通、第三晶体管m3关断，节点n2的电位为高电位，此时，作为主器件的第四晶体管m4导通泄放esd电流；随着节点n1的电位被冲到高电位，反相器中第二晶体管m2关断、第三晶体管m3导通，节点n2的电位重新被拉低，此时，作为主器件的第四晶体管m4被关断。
4、当电源电压大于晶体管的耐压时，直接使用低耐压晶体管作为泄放esd电流的主器件连接在电源和参考地之间，那么必定会导致主器件被击穿损坏。常规做法是使用两个或多个低耐压esd电源钳位电路串
5、但是，这种结构只能用在soi(绝缘体上硅)工艺或具有深n阱(deep nwell)的工艺，因为上叠层低耐压esd电源钳位电路中的主器件需要和下叠层低耐压esd电源钳位电路中的主器件隔离开；另外，每个低耐压esd电源钳位电路都需要各自的rc结构，并且各主器件在芯片中是分开布局的，因此，需要占用较大的芯片面积。
6、应该注意，上面对技术背景的介绍只是为了方便对本专利技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本专利技术的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种esd电源钳位电路及电子电路系统，用于解决现有技术中多个esd电源钳位电路串联堆叠方案存在芯片面积大的问题。
2、为实现上述目的及其他相关目的，本专利技术提供一种esd电源钳位电路，所述esd电源钳位电路包括：
3、电源分压模块、检测钳位模块、开启模块及叠层泄放模块；
4、所述电源分压模块用于对电源电压进行分压生成中间电压输出；
5、所述检测钳位模块与所述电源分压模块相连，用于根据所述中间电压建立静电检测路径并在电源发生静电放电时生成控制信号输出，以及，对所述开启模块进行钳位耐压保护；
6、所述开启模块与所述检测钳位模块相连，用于根据所述控制信号生成开启信号输出，以及，对所述叠层泄放模块进行钳位耐压保护；
7、所述叠层泄放模块包括第一nmos管及第二nmos管，串联于所述电源电压和参考地之间，栅极分别与所述开启信号中的第一开启信号和第二开启信号相连，用于根据所述第一开启信号和所述第二开启信号建立静电泄放路径。
8、可选地，所述中间电压为所述电源电压的一半；所述电源分压模块包括m个第一pmos管及n个第二pmos管；各所述第一pmos管串联于所述电源电压和所述中间电压之间，各自的栅极与各自的漏极相连；各所述第二pmos管串联于所述中间电压和所述参考地之间，各自的栅极与各自的漏极相连；其中，m与n的取值相等且为大于或等于1的整数。
9、可选地，各所述第一pmos管的衬底与所述电源电压相连，各所述第二pmos管的衬底与所述中间电压相连。
10、可选地，所述电源分压模块还包括第一电阻，连接于与所述参考地相连的所述第二pmos管的栅极和漏极之间。
11、可选地，所述控制信号包括第一控制信号和第二控制信号；所述检测钳位模块包括第二电阻、第三pmos管、第四pmos管、第三nmos管及第四nmos管；所述第三pmos管的栅极与所述第三nmos管的栅极相连并与所述中间电压相连，所述第三pmos管的源极经由所述第二电阻与所述电源电压相连并输出所述第一控制信号，所述第三pmos管的漏极与所述第三nmos管的漏极相连；所述第三nmos管的源极与所述第四pmos管的源极及所述第四nmos管的栅极相连并输出所述第二控制信号；所述第四pmos管的栅极与偏置电压相连，所述第四pmos管的漏极与所述参考地相连；所述第四nmos管的源极及漏极与所述参考地相连；其中，所述第四pmos管的宽长比小于所述第三nmos管的宽长比。
12、可选地，所述第三pmos管的衬底与所述电源电压相连，所述第四pmos管的衬底与所述中间电压相连，所述第三nmos管及所述第四nmos管的衬底与所述参考地相连。
13、可选地，所述第三nmos管的宽长比与所述第四pmos管的宽长比的比值等于或大于15且等于或小于25。
14、可选地，所述电源分压模块还用于生成所述偏置电压，其中，所述偏置电压小于所述中间电压。
15、可选地，所述开启模块包括第五pmos管、第六pmos管及第五nmos管；所述第五pmos管的栅极与所述控制信号的第一控制信号相连，所述第五pmos管的源极与所述电源电压相连，所述第五pmos管的漏极与所述第六pmos管的源极相连并输出所述第一开启信号；所述第六pmos管的栅极与所述第五nmos管的栅极相连并与所述控制信号中的第二控制信号相连，所述第六pmos管的漏极与所述第五nmos管的漏极相连并输出所述第二开启信号；所述第五nmos管的源极与所述参考地相连。
16、可选地，所述第五pmos管及所述第六pmos管的衬底与所述中间电压相连，所述第五nmos管的衬底与所述参考地相连。
17、可选地，所述第一nmos管及所述第二nmos管的衬底均与所述参考地相连。
18、本专利技术还提供一种电子电路系统，所述电子电路系统包括如上所述的esd电源钳位电路，连接于所述电源电压和所述参考地之间。
19、如上所述，本专利技术的esd电源钳位电路及电子电路系统，通过电源分压模块、检测钳位模块、开启模块及叠层泄放模块的设计，使得叠层泄放模块中的各nmos管共用同一rc结构，如此可以减小芯片面积；另外，在电源正常上电时，电路中所有半导体器件均工作在耐压范围内，没有可靠性问题。
本文档来自技高网...【技术保护点】
1.一种ESD电源钳位电路，其特征在于，所述ESD电源钳位电路包括：
2.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述中间电压为所述电源电压的一半；所述电源分压模块包括M个第一PMOS管及N个第二PMOS管；各所述第一PMOS管串联于所述电源电压和所述中间电压之间，各自的栅极与各自的漏极相连；各所述第二PMOS管串联于所述中间电压和所述参考地之间，各自的栅极与各自的漏极相连；
3.根据权利要求2所述的ESD电源钳位电路，其特征在于，各所述第一PMOS管的衬底与所述电源电压相连，各所述第二PMOS管的衬底与所述中间电压相连。
4.根据权利要求2或3所述的ESD电源钳位电路，其特征在于，所述电源分压模块还包括第一电阻，连接于与所述参考地相连的所述第二PMOS管的栅极和漏极之间。
5.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号；所述检测钳位模块包括第二电阻、第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；所述第三PMOS管的栅极与所述第三NMOS管的栅极相连并
6.根据权利要求5所述的ESD电源钳位电路，其特征在于，所述第三PMOS管的衬底与所述电源电压相连，所述第四PMOS管的衬底与所述中间电压相连，所述第三NMOS管及所述第四NMOS管的衬底与所述参考地相连。
7.根据权利要求5所述的ESD电源钳位电路，其特征在于，所述第三NMOS管的宽长比与所述第四PMOS管的宽长比的比值等于或大于15且等于或小于25。
8.根据权利要求5-7任意一项所述的ESD电源钳位电路，其特征在于，所述电源分压模块还用于生成所述偏置电压，其中，所述偏置电压小于所述中间电压。
9.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述开启模块包括第五PMOS管、第六PMOS管及第五NMOS管；所述第五PMOS管的栅极与所述控制信号的第一控制信号相连，所述第五PMOS管的源极与所述电源电压相连，所述第五PMOS管的漏极与所述第六PMOS管的源极相连并输出所述第一开启信号；所述第六PMOS管的栅极与所述第五NMOS管的栅极相连并与所述控制信号中的第二控制信号相连，所述第六PMOS管的漏极与所述第五NMOS管的漏极相连并输出所述第二开启信号；所述第五NMOS管的源极与所述参考地相连。
10.根据权利要求9所述的ESD电源钳位电路，其特征在于，所述第五PMOS管及所述第六PMOS管的衬底与所述中间电压相连，所述第五NMOS管的衬底与所述参考地相连。
11.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述第一NMOS管及所述第二NMOS管的衬底均与所述参考地相连。
12.一种电子电路系统，其特征在于，所述电子电路系统包括如权利要求1-11任意一项所述的ESD电源钳位电路，连接于所述电源电压和所述参考地之间。
...【技术特征摘要】
1.一种esd电源钳位电路，其特征在于，所述esd电源钳位电路包括：
2.根据权利要求1所述的esd电源钳位电路，其特征在于，所述中间电压为所述电源电压的一半；所述电源分压模块包括m个第一pmos管及n个第二pmos管；各所述第一pmos管串联于所述电源电压和所述中间电压之间，各自的栅极与各自的漏极相连；各所述第二pmos管串联于所述中间电压和所述参考地之间，各自的栅极与各自的漏极相连；
3.根据权利要求2所述的esd电源钳位电路，其特征在于，各所述第一pmos管的衬底与所述电源电压相连，各所述第二pmos管的衬底与所述中间电压相连。
4.根据权利要求2或3所述的esd电源钳位电路，其特征在于，所述电源分压模块还包括第一电阻，连接于与所述参考地相连的所述第二pmos管的栅极和漏极之间。
5.根据权利要求1所述的esd电源钳位电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号；所述检测钳位模块包括第二电阻、第三pmos管、第四pmos管、第三nmos管及第四nmos管；所述第三pmos管的栅极与所述第三nmos管的栅极相连并与所述中间电压相连，所述第三pmos管的源极经由所述第二电阻与所述电源电压相连并输出所述第一控制信号，所述第三pmos管的漏极与所述第三nmos管的漏极相连；所述第三nmos管的源极与所述第四pmos管的源极及所述第四nmos管的栅极相连并输出所述第二控制信号；所述第四pmos管的栅极与偏置电压相连，所述第四pmos管的漏极与所述参考地相连；所述第四nmos管的源极及漏极与所述参考地相连；
6.根据权利要求5所述的esd电源钳位电路，其特征在于，所述第...
【专利技术属性】
技术研发人员：林丽娟，周柏毓，孙友磊，
申请(专利权)人：芯原微电子成都有限公司，
类型：发明
国别省市：
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