一种屏蔽栅沟槽型MOS器件及其制备方法技术

本发明专利技术提供一种屏蔽栅沟槽型MOS器件及其制备方法，该屏蔽栅沟槽型MOS器件包括：半导体层、沟槽栅结构、体区、源区、层间介质层及源极，其中沟槽栅结构包括沟槽、第一介电层、第一屏蔽栅层、隔离层、栅介质层、栅导电层、第二介电层及第二屏蔽栅层，栅导电层位于第一屏蔽栅层及第二屏蔽栅层之间；体区位于半导体层上表层；源区位于体区上表层；层间介质层位于半导体层的上方且覆盖第二屏蔽栅层的显露表面，且层间介质层中设有显露体区的接触孔；源极填充接触孔。本发明专利技术通过对器件中沟槽栅结构的改进，并于半导体层上表层设置掺杂层和增加源区的掺杂浓度，实现了降低器件导通电阻的同时提升器件的击穿电压。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽型mos器件及其制备方法。

技术介绍

1、屏蔽栅沟槽型mos管(shielding gate trench mosfet，sgt mos)作为一种功率mosfet器件，通过引入屏蔽栅电极降低器件栅漏交叠面积，降低了栅漏电容，提高了开关速度，降低了器件动态损耗，进而提高了系统的使用效率。如图1所示，为屏蔽栅沟槽型mos器件的剖面结构示意图，包括半导体层01、第一导电类型外延层011、沟槽栅结构02、沟槽021、介电层022、屏蔽栅层023、隔离层024、栅介质层025、栅导电层026、第二导电类型体区03、第一导电类型源区04、层间介质层05、接触孔051、接触区052以及源极06，其中沟槽栅结构的上层多晶硅为栅导电层，下层为屏蔽栅层，屏蔽栅层与源极短接，即由于常规的sgt mos管从上到下分别是n+型的源区，p-型的体区，n-型外延层，对该种器件结构导通电阻与击穿电压同时进行优化较为困难，降低器件的导通电阻时，则需要提升器件的掺杂浓度，这样会导致器件的击穿电压降低；而提升器件的击穿电压时，则需要本文档来自技高网...

【技术保护点】

1.一种屏蔽栅沟槽型MOS器件，其特征在于，包括：

2.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述半导体层的上表层还设有第一导电类型掺杂层，所述体区位于所述掺杂层的上表层，且所述掺杂层的底面高于所述沟槽的底面。

3.根据权利要求2所述的屏蔽栅沟槽型MOS器件，其特征在于：所述源区的掺杂浓度大于所述掺杂层的掺杂浓度。

4.根据权利要求2所述的屏蔽栅沟槽型MOS器件，其特征在于：所述掺杂层的掺杂浓度大于所述半导体层的掺杂浓度。

5.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述源区的掺杂浓度范围为1x1014 c...

【技术特征摘要】

1.一种屏蔽栅沟槽型mos器件，其特征在于，包括：

2.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述半导体层的上表层还设有第一导电类型掺杂层，所述体区位于所述掺杂层的上表层，且所述掺杂层的底面高于所述沟槽的底面。

3.根据权利要求2所述的屏蔽栅沟槽型mos器件，其特征在于：所述源区的掺杂浓度大于所述掺杂层的掺杂浓度。

4.根据权利要求2所述的屏蔽栅沟槽型mos器件，其特征在于：所述掺杂层的掺杂浓度大于所述半导体层的掺杂浓度。

5.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述源区的掺杂浓度范围为1x1014 cm-3～1x1017 cm-3。

6.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述栅介质层还覆盖所述半导体层的上表面。

7.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述栅介质层的厚度小于所述第一介电层的厚度，所述栅介质层的厚度小于所述...

【专利技术属性】
技术研发人员：陈开宇，
申请(专利权)人：瑶芯微电子科技上海有限公司，
类型：发明
国别省市：