【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽型mos器件及其制备方法。
技术介绍
1、屏蔽栅沟槽型mos管(shielding gate trench mosfet，sgt mos)作为一种功率mosfet器件，通过引入屏蔽栅电极降低器件栅漏交叠面积，降低了栅漏电容，提高了开关速度，降低了器件动态损耗，进而提高了系统的使用效率。如图1所示，为屏蔽栅沟槽型mos器件的剖面结构示意图，包括半导体层01、第一导电类型外延层011、沟槽栅结构02、沟槽021、介电层022、屏蔽栅层023、隔离层024、栅介质层025、栅导电层026、第二导电类型体区03、第一导电类型源区04、层间介质层05、接触孔051、接触区052以及源极06，其中沟槽栅结构的上层多晶硅为栅导电层，下层为屏蔽栅层，屏蔽栅层与源极短接，即由于常规的sgt mos管从上到下分别是n+型的源区，p-型的体区，n-型外延层，对该种器件结构导通电阻与击穿电压同时进行优化较为困难，降低器件的导通电阻时，则需要提升器件的掺杂浓度，这样会导致器件的击穿电压降低；而提升器件的击穿电压时，则需要降低器件的掺杂浓度，这样又会导致器件的导通电阻增加，使器件的性能难以提升。
2、鉴于此，急需一种能够降低器件的导通电阻的同时提升器件的击穿电压的屏蔽栅沟槽型mos器件。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种屏蔽栅沟槽型mos器件及其制备方法，用于解决现有技术中屏蔽栅沟槽mos器件难
2、为实现上述目的及其他相关目的，本专利技术提供一种屏蔽栅沟槽型mos器件，包括
3、第一导电类型半导体层；
4、至少一沟槽栅结构，嵌于所述半导体层的上表层，所述沟槽栅结构包括沟槽、第一介电层、第一屏蔽栅层、隔离层、栅介质层、栅导电层、第二介电层及第二屏蔽栅层，所述第一介电层覆盖所述沟槽底部的内壁及底面并包裹所述第一屏蔽栅层，所述隔离层覆盖所述第一介电层及所述第一屏蔽栅层的上表面，所述栅介质层覆盖所述沟槽的内壁及所述隔离层的显露表面并包裹所述栅导电层，所述第二介电层覆盖所述栅介质层及所述栅导电层的显露表面并包裹所述第二屏蔽栅层；
5、第二导电类型体区，位于所述半导体层的上表层并与所述沟槽的侧壁邻接，所述体区的底面高于所述栅导电层的底面；
6、第一导电类型源区，位于所述体区的上表层，且所述源区的底面不低于所述栅导电层的上表面；
7、层间介质层，位于所述半导体层的上方且覆盖所述第二屏蔽栅层的显露表面，所述层间介质层中设置有多个贯穿所述层间介质层和所述源区且底面显露出所述体区的接触孔；
8、源极，填充所述接触孔。
9、可选地，所述半导体层的上表层还设有第一导电类型掺杂层，所述体区位于所述掺杂层的上表层，且所述掺杂层的底面高于所述沟槽的底面；
10、可选地，所述源区的掺杂浓度大于所述掺杂层的掺杂浓度。
11、可选地，所述掺杂层的掺杂浓度大于所述半导体层的掺杂浓度。
12、可选地，所述源区的掺杂浓度范围为1x1014 cm-3～1x1017 cm-3。
13、可选地，所述栅介质层还覆盖所述半导体层的上表面。
14、可选地，所述栅介质层的厚度小于所述第一介电层的厚度，所述栅介质层的厚度小于所述第二介电层的厚度。
15、可选地，所述mos器件还设有第二导电类型接触区、缓冲层、漏极及栅极，所述第二导电类型接触区位于所述接触孔底部；所述缓冲层位于所述半导体层的下表层；所述漏极与所述缓冲层电连接；所述栅极与所述栅导电层电连接。
16、本专利技术还一种屏蔽栅沟槽型mos器件的制备方法，包括以下步骤：
17、提供一第一导电类型半导体层；
18、于所述半导体层中形成至少一嵌于所述半导体层的上表层的沟槽栅结构，所述沟槽栅结构包括沟槽、第一介电层、第一屏蔽栅层、隔离层、栅介质层、栅导电层、第二介电层及第二屏蔽栅层，所述第一介电层覆盖所述沟槽底部的内壁及底面并包裹所述第一屏蔽栅层，所述隔离层覆盖所述第一介电层及所述第一屏蔽栅层的上表面，所述栅介质层覆盖所述沟槽的内壁及所述隔离层的显露表面并包裹所述栅导电层，所述第二介电层覆盖所述栅介质层及所述栅导电层的显露表面并包裹所述第二屏蔽栅层；
19、于所述半导体层的上表层形成第二导电类型体区，所述体区与所述沟槽的侧壁邻接且所述体区的底面高于所述栅导电层的底面；
20、形成第一导电类型源区于所述体区的上表层，所述源区的底面不低于所述栅导电层的上表面；
21、于所述半导体层的上方形成覆盖所述第二屏蔽栅层的显露表面的层间介质层，所述层间介质层中设置有多个贯穿所述层间介质层和所述源区且底面显露出所述体区的接触孔；
22、于所述接触孔中形成填充所述接触孔的源极。
23、可选地，形成所述沟槽栅结构之后，形成所述体区之前，还包括于所述半导体层的上表层形成第一导电类型掺杂层的步骤，所述掺杂层的底面高于所述沟槽的底面，所述体区位于所述掺杂层的上表层。
24、可选地，所述半导体层包括依次层叠的第一导电类型衬底及第一导电类型外延层，所述外延层上表层还设有第一导电类型掺杂层，所述掺杂层的底面高于所述沟槽的底面，所述体区位于所述掺杂层的上表层。
25、如上所述，本专利技术的屏蔽栅沟槽型mos器件及其制备方法，具有以下有益效果：通过于所述半导体层的上方设置掺杂浓度大于所述外延层的所述掺杂层，并通过增加重掺杂的所述源区的掺杂浓度，降低了器件的导通电阻，减小了器件的静态损耗，且通过于器件中设置包括所述第一屏蔽栅层、所述栅导电层、所述第二屏蔽栅层的所述沟槽栅结构，所述第一屏蔽栅层及所述第二屏蔽栅层与所述源极电连接，以使所述第一屏蔽栅层与所述第二屏蔽栅层在器件中起到了场板的作用，利用所述第一屏蔽栅层与所述第二屏蔽栅层分别耗尽所述掺杂层与所述源区的载流子，继而弥补了所述掺杂层的设置及所述源区的浓度增加导致的器件击穿电压下降，实现了降低器件的导通电阻的同时，提升器件的击穿电压，具有高度产业价值。
本文档来自技高网...【技术保护点】
1.一种屏蔽栅沟槽型MOS器件，其特征在于，包括：
2.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述半导体层的上表层还设有第一导电类型掺杂层，所述体区位于所述掺杂层的上表层，且所述掺杂层的底面高于所述沟槽的底面。
3.根据权利要求2所述的屏蔽栅沟槽型MOS器件，其特征在于：所述源区的掺杂浓度大于所述掺杂层的掺杂浓度。
4.根据权利要求2所述的屏蔽栅沟槽型MOS器件，其特征在于：所述掺杂层的掺杂浓度大于所述半导体层的掺杂浓度。
5.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述源区的掺杂浓度范围为1x1014 cm-3～1x1017 cm-3。
6.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述栅介质层还覆盖所述半导体层的上表面。
7.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述栅介质层的厚度小于所述第一介电层的厚度，所述栅介质层的厚度小于所述第二介电层的厚度。
8.根据权利要求1所述的屏蔽栅沟槽型MOS器件，其特征在于：所述MOS器件还设
9.一种屏蔽栅沟槽型MOS器件的制备方法，其特征在于，包括以下步骤：
10.根据权利要求9所述的屏蔽栅沟槽型MOS器件的制备方法，其特征在于：形成所述沟槽栅结构之后，形成所述体区之前，还包括于所述半导体层的上表层形成第一导电类型掺杂层的步骤，所述掺杂层的底面高于所述沟槽的底面，所述体区位于所述掺杂层的上表层。
11.根据权利要求9所述的屏蔽栅沟槽型MOS器件的制备方法，其特征在于：所述半导体层包括依次层叠的第一导电类型衬底及第一导电类型外延层，所述外延层上表层还设有第一导电类型掺杂层，所述掺杂层的底面高于所述沟槽的底面，所述体区位于所述掺杂层的上表层。
...【技术特征摘要】
1.一种屏蔽栅沟槽型mos器件，其特征在于，包括：
2.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述半导体层的上表层还设有第一导电类型掺杂层，所述体区位于所述掺杂层的上表层，且所述掺杂层的底面高于所述沟槽的底面。
3.根据权利要求2所述的屏蔽栅沟槽型mos器件，其特征在于：所述源区的掺杂浓度大于所述掺杂层的掺杂浓度。
4.根据权利要求2所述的屏蔽栅沟槽型mos器件，其特征在于：所述掺杂层的掺杂浓度大于所述半导体层的掺杂浓度。
5.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述源区的掺杂浓度范围为1x1014 cm-3～1x1017 cm-3。
6.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述栅介质层还覆盖所述半导体层的上表面。
7.根据权利要求1所述的屏蔽栅沟槽型mos器件，其特征在于：所述栅介质层的厚度小于所述第一介电层的厚度，所述栅介质层的厚度小于所述...
【专利技术属性】
技术研发人员：陈开宇，
申请(专利权)人：瑶芯微电子科技上海有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。