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用于处理CPU访问高速缓冲存储器的方法及外围电路技术

技术编号:41182202 阅读:4 留言:0更新日期:2024-05-07 22:16
公开了一种高速缓冲存储器。该高速缓冲存储器包括具有多个指令存储器位置的指令存储器部分,该多个指令存储器位置用于存储对多个CPU指令进行编码的指令数据。该高速缓冲存储器还包括具有多个标签存储器位置的标签存储器部分,该多个标签存储器位置用于存储对存储CPU指令的多个RAM地址范围进行编码的标签数据。该指令存储器部分包括具有指令存储器阵列的单个存储器电路和与指令存储器阵列通信连接的多个指令外围电路。该标签存储器部分包括多个标签存储器电路,其中,每一个标签存储器电路包括标签存储器阵列和与标签存储器阵列通信连接的多个标签外围电路。

【技术实现步骤摘要】

本申请一般涉及生成高速缓冲存储器,更具体地,涉及占用较小面积的高速缓冲存储器架构。


技术介绍

1、计算机系统中使用高速缓冲存储器以缩短被频繁使用指令的指令访问时间。

2、中央处理单元(cpu)可执行指令存储在ram中,并可由cpu根据需要访问。部分而非全部指令,例如最近使用的指令,被另外存储在高速缓冲存储器中。因为高速缓冲存储器比ram存储器快,所以高速缓冲存储器是优选的,并且如果cpu所需的指令存储在其中,则使用高速缓冲存储器。如果cpu需要的指令未存储在高速缓冲存储器中,则从ram存储器中检索该指令。

3、传统的高速缓冲存储器需要芯片占据较大的面积来实现。本领域需要占用更小面积的改进的高速缓冲存储器。


技术实现思路

1、一个专利技术方面是一种高速缓冲存储器。所述高速缓冲存储器包括指令存储器部分,具有多个指令存储器位置,所述多个指令存储器位置用于存储对多个cpu指令进行编码的指令数据。所述高速缓冲存储器还包括标签存储器部分,具有多个标签存储器位置,所述多个标签存储器位置用于存储对存储所述cpu指令的多个ram存储器地址范围进行编码的标签数据。所述指令存储器部分包括单个存储器电路,所述单个存储器电路具有指令存储器阵列和与所述指令存储器阵列通信连接的多个指令外围电路。所述标签存储器部分包括多个标签存储器电路,其中,每一个所述标签存储器电路包括:标签存储器阵列,以及与所述标签存储器阵列通信连接的多个标签外围电路。

2、另一个专利技术方面是一种计算机系统。所述计算机系统包括:cpu,用于执行cpu指令;ram,用于存储所述cpu指令的第一表示;以及高速缓冲存储器。所述高速缓冲存储器包括指令存储器部分,具有多个指令存储器位置,所述多个指令存储器位置用于存储对多个cpu指令进行编码的指令数据。所述高速缓冲存储器还包括标签存储器部分,具有多个标签存储器位置,所述多个标签存储器位置用于存储对存储所述cpu指令的多个ram存储器地址范围进行编码的标签数据。所述指令存储器部分包括单个存储器电路,所述单个存储器电路具有指令存储器阵列和与所述指令存储器阵列通信连接的多个指令外围电路。所述标签存储器部分包括多个标签存储器电路,其中,每一个所述标签存储器电路包括:标签存储器阵列,以及与所述标签存储器阵列通信连接的多个标签外围电路。

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【技术保护点】

1.一种用于处理CPU访问高速缓冲存储器的方法,其特征在于,所述方法包括:

2.根据权利要求1所述的方法,其特征在于,所述方法进一步包括:

3.根据权利要求1所述的方法,其特征在于,所述高速缓冲存储器包括标签存储器部分,所述标签存储器部分具有存储所述M个标签的M个标签存储器位置;

4.根据权利要求3所述的方法,其特征在于,所述M个标签存储器位置存储M个标签以对存储CPU指令的多个RAM存储器地址范围进行编码。

5.根据权利要求4所述的方法,其特征在于,所述CPU地址的所述标签部分标识存储特定CPU指令的第一表示的特定RAM存储器地址范围,所述特定CPU指令的第二表示存储在指令存储器部分中;

6.根据权利要求4所述的方法,其特征在于,所述匹配标签对与所述指令相关的RAM信息进行编码;

7.根据权利要求1所述的方法,其特征在于,所述比较包括:

8.根据权利要求7所述的方法,其特征在于,所述M个标签中的每一个第m个标签对应于M个路标识符中的第m个标识符;

9.根据权利要求1所述的方法,其特征在于,所述指令存储器部分包括M×L个存储器位置,其中L是与所述M条路中的每一路的多个指令存储器位置相对应的整数;

10.根据权利要求1所述的方法,其特征在于,所述高速缓冲存储器包括基于标签时钟信号操作的标签存储器部分,并且还包括:

11.根据权利要求1所述的方法,其特征在于,所述指令存储器部分基于指令时钟信号进行操作,并且还包括:

12.根据权利要求1所述的方法,其特征在于,进一步包括:

13.根据权利要求1所述的方法,其特征在于,进一步包括:

14.一种用于通过CPU提供对高速缓冲存储器的访问的外围电路,其特征在于,所述外围电路包括:

15.根据权利要求14所述的外围电路,其特征在于,所述标签外围电路进一步经配置以与所述高速缓冲存储器的标签存储器部分耦合,所述标签存储器部分具有存储所述M个标签的M个标签存储器位置;

16.根据权利要求15所述的外围电路,其特征在于,所述标签外围电路包括:

17.根据权利要求15所述的外围电路,其特征在于,所述M个标签存储器位置存储所述M个标签以对存储所述CPU指令的多个RAM存储器地址范围进行编码。

18.根据权利要求17所述的外围电路,其特征在于,

19.根据权利要求17所述的外围电路,其特征在于,

20.根据权利要求14所述的外围电路,其特征在于,所述指令外围电路进一步经配置以:

...

【技术特征摘要】

1.一种用于处理cpu访问高速缓冲存储器的方法,其特征在于,所述方法包括:

2.根据权利要求1所述的方法,其特征在于,所述方法进一步包括:

3.根据权利要求1所述的方法,其特征在于,所述高速缓冲存储器包括标签存储器部分,所述标签存储器部分具有存储所述m个标签的m个标签存储器位置;

4.根据权利要求3所述的方法,其特征在于,所述m个标签存储器位置存储m个标签以对存储cpu指令的多个ram存储器地址范围进行编码。

5.根据权利要求4所述的方法,其特征在于,所述cpu地址的所述标签部分标识存储特定cpu指令的第一表示的特定ram存储器地址范围,所述特定cpu指令的第二表示存储在指令存储器部分中;

6.根据权利要求4所述的方法,其特征在于,所述匹配标签对与所述指令相关的ram信息进行编码;

7.根据权利要求1所述的方法,其特征在于,所述比较包括:

8.根据权利要求7所述的方法,其特征在于,所述m个标签中的每一个第m个标签对应于m个路标识符中的第m个标识符;

9.根据权利要求1所述的方法,其特征在于,所述指令存储器部分包括m×l个存储器位置,其中l是与所述m条路中的每一路的多个指令存储器位置相对应的整数;

10.根据权...

【专利技术属性】
技术研发人员:巴萨姆·S·卡曼德瓦里德·尤尼斯拉蒙·祖尼加贾格迪什·荣加利
申请(专利权)人:深圳市汇顶科技股份有限公司
类型:发明
国别省市:

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