【技术实现步骤摘要】
本申请涉及半导体制造，具体涉及一种cis器件及其制备方法。
技术介绍
1、在大规模集成电路制造中，外延工艺技术因其质量好，掺杂浓度易控制，已得到越来越广泛的应用。对于一些特殊工艺的需求，常使用到选择性外延生长工艺(seg epi)。尤其在高深宽比的沟槽(trench)和孔洞(hole)外延填充工艺中，极易发生缺陷问题，如void(空洞缺陷)、dislocate(晶格错位缺陷)等，这大大影响了器件电性参数。
2、cis(cmos image sensor，cmos图像传感器)产品super cap外延特殊工艺需要在特殊结构的深沟槽里填充质量良好的外延层，但由于其填充结构主体为圆柱体，结构尺寸非常小，外延高温h2烘烤会在外延生长前对硅柱结构造成一定的影响，使硅柱结构发生一定的变化，导致当前结构外延烘烤窗口严重不足，从而导致后续填充出现缺陷，烘烤温度过高产生外延缺陷的原因主要是因为高温烘烤改变顶部硅柱形貌，使硬掩膜层的直径大于硅柱的直径导致缺陷向下延伸，影响良率，影响电性参数；而如果采用较低的温度烘烤，该结构的高深宽比常常导致深沟槽中的自然氧化层无法全部去除，也会对产品电性参数及良率造成很大的影响。
技术实现思路
1、本申请提供了一种cis器件及其制备方法，可以解决在外延生长前高温烘烤对硅柱结构(第一外延层)造成一定的影响导致后续填充出现缺陷、低温烘烤导致深沟槽中的自然氧化层无法全部去除等问题中的至少一个问题。
2、一方面，本申请实施例提供了一种cis器件的制备方
3、提供一衬底，所述衬底上由下往上依次形成有第一外延层和硬掩膜层；
4、刻蚀所述硬掩膜层和部分厚度的所述第一外延层，以在所述硬掩膜层和所述第一外延层中形成阵列式排布的浅沟槽；
5、形成衬垫氧化层，所述衬垫氧化层覆盖靠近所述浅沟槽的底壁和侧壁；
6、刻蚀去除所述浅沟槽底壁上的衬垫氧化层，保留所述浅沟槽侧壁上的衬垫氧化层；
7、刻蚀所述浅沟槽底部的剩余厚度的所述第一外延层至所述衬底表面，以形成深沟槽；
8、对形成所述深沟槽之后的半导体结构进行预处理；
9、对预处理之后的半导体结构执行高温烘烤工艺；
10、形成缓冲外延层，所述缓冲外延层覆盖所述深沟槽的底壁和剩余侧壁；以及
11、形成第二外延层，所述第二外延层覆盖所述缓冲外延层、所述衬垫氧化层并且填充所述深沟槽内的剩余空间。
12、可选的，在所述cis器件的制备方法中，形成衬垫氧化层，所述衬垫氧化层的厚度不超过
13、可选的，在所述cis器件的制备方法中，覆盖所述浅沟槽侧壁的所述衬垫氧化层的高度为所述深沟槽总深度的1/20～1/2。
14、可选的，在所述cis器件的制备方法中，对形成所述深沟槽之后的半导体结构进行预处理包括：
15、对形成所述深沟槽之后的半导体结构进行湿法清洗工艺。
16、可选的，在所述cis器件的制备方法中，在对预处理之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度为900℃～1100℃；烘烤时间为15s～120s。
17、可选的，在所述cis器件的制备方法中，在研磨形成所述第二外延层之后的半导体结构的表面之后，所述的cis器件制备方法还包括：
18、对研磨处理之后的半导体结构进行牺牲氧化处理，以在所述第二外延层和所述第一外延层表面形成牺牲氧化层；
19、去除所述牺牲氧化层，对半导体结构的表面进行修复。
20、可选的，在所述cis器件的制备方法中，采用低压选择型外延工艺形成所述缓冲外延层。
21、可选的，在所述cis器件的制备方法中，在形成第二外延层之后，所述cis器件的制备方法还包括：
22、研磨形成所述第二外延层之后的半导体结构的表面，以去除所述衬垫氧化层高度范围内的所述硬掩膜层、所述第二外延层和所述衬垫氧化层。
23、可选的，在所述cis器件的制备方法中，采用cmp工艺研磨形成所述第二外延层之后的半导体结构的表面。
24、另一方面，本申请实施例还提供了一种cis器件，包括：
25、衬底，所述衬底上由下往上依次形成有第一外延层和硬掩膜层；
26、阵列式排布的深沟槽，所述深沟槽位于所述硬掩膜层和所述第一外延层中；
27、衬垫氧化层，所述衬垫氧化层覆盖靠近所述深沟槽顶端侧壁；
28、缓冲外延层，所述缓冲外延层覆盖所述深沟槽的底壁和剩余侧壁；以及
29、第二外延层，所述第二外延层覆盖所述缓冲外延层、所述衬垫氧化层并且填充所述深沟槽内的剩余空间。
30、本申请技术方案，至少包括如下优点：
31、本申请通过在执行高温烘烤工艺之前，先形成浅沟槽，然后在浅沟槽侧壁上形成衬垫氧化层，接着再形成深沟槽，从而使得衬垫氧化层覆盖深沟槽顶端侧壁，覆盖深沟槽顶端侧壁的衬垫氧化层可以在后续高温烘烤时确保深沟槽底壁、侧壁上的自然氧化层彻底去除的同时，保护与硬掩膜层连接的第一外延层(硅柱)的形貌不被破坏，保证了足够大的高温烘烤窗口，避免了后续第二外延层的填充出现缺陷的情况，提高了cis器件的良率，改善了cis器件的电性能。
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1.一种CIS器件的制备方法，其特征在于，包括：
2.根据权利要求1所述的CIS器件的制备方法，其特征在于，所述衬垫氧化层的厚度不超过
3.根据权利要求1所述的CIS器件的制备方法，其特征在于，覆盖所述浅沟槽侧壁的所述衬垫氧化层的高度为所述深沟槽总深度的1/20～1/2。
4.根据权利要求1所述的CIS器件的制备方法，其特征在于，对形成所述深沟槽之后的半导体结构进行预处理包括：
5.根据权利要求1所述的CIS器件的制备方法，其特征在于，在对预处理之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度为900℃～1100℃；烘烤时间为15s～120s。
6.根据权利要求1所述的CIS器件的制备方法，其特征在于，采用低压选择型外延工艺形成所述缓冲外延层。
7.根据权利要求1所述的CIS器件的制备方法，其特征在于，在形成第二外延层之后，所述CIS器件的制备方法还包括：
8.根据权利要求7所述的CIS器件的制备方法，其特征在于，在研磨形成所述第二外延层之后的半导体结构的表面之后，所述的CIS器件制备方法还包括
9.根据权利要求7所述的CIS器件的制备方法，其特征在于，采用CMP工艺研磨形成所述第二外延层之后的半导体结构的表面。
10.一种CIS器件，其特征在于，包括：
...【技术特征摘要】
1.一种cis器件的制备方法，其特征在于，包括：
2.根据权利要求1所述的cis器件的制备方法，其特征在于，所述衬垫氧化层的厚度不超过
3.根据权利要求1所述的cis器件的制备方法，其特征在于，覆盖所述浅沟槽侧壁的所述衬垫氧化层的高度为所述深沟槽总深度的1/20～1/2。
4.根据权利要求1所述的cis器件的制备方法，其特征在于，对形成所述深沟槽之后的半导体结构进行预处理包括：
5.根据权利要求1所述的cis器件的制备方法，其特征在于，在对预处理之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度为900℃～1100℃；烘烤时间为15s～1...
【专利技术属性】
技术研发人员：李睿，曹志伟，张召，余文达，黄萌辉，范永胜，刘悦，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：
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