【技术实现步骤摘要】
本专利技术属于雷达信号处理，具体涉及一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法。
技术介绍
1、近年来，现场可编程逻辑门阵列(field programmable gate array，简称fpga)不断发展，集成了丰富的逻辑资源和各种硬核，具有非常强大的处理能力，基于fpga平台进行雷达信号处理，具有实时性高、带宽大等特点，已广泛用于各类雷达信号处理系统中。
2、雷达信号处理流程通常包括：数字下变频、脉冲压缩、动目标检测和恒虚警检测等环节。其中，数字下变频、脉冲压缩和恒虚警检测环节，数据流都是沿着距离维进行处理，而数据经过动目标检测环节处理时，将沿着多普勒维输出。恒虚警检测环节通常安排在动目标检测环节之后，这意味着，在脉冲数据较多的情况下，恒虚警检测环节输入的数据是经过双倍速率存储器(double data rate sdram，简称ddr)转置输出的多普勒维数据，ddr转置处理输出下一个周期的数据则是下一个多普勒维的数据。在fpga平台中，通常会借助外置的ddr来实现动目标检测环节数据方向从距离维到多普勒维的转换。针对于恒虚警算法的fpga实现，主要从实现时间延迟和资源占用两个方面去考虑。在这样的情况下，为了实现沿着距离维输出的恒虚警检测，现有技术在脉冲数据较少的情形下，采用“乒乓操作”的思想，利用fpga片上的块ram(block ram，简称bram)将数据从多普勒维转换到距离维后再进行检测，而在脉冲数较多的情况下，通常借助ddr缓冲数据完成从多普勒维到距离维的转换，再进行恒虚警检测。
技术实现思路
1、为了解决现有技术中存在的上述问题，本专利技术提供了一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法。本专利技术要解决的技术问题通过以下技术方案实现：
2、本专利技术实施例提供了一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，应用于fpga中，所述fpga包括一串并转换模块、若干cfar检测与缓冲器，以及一信息综合模块；所述串并转换模块的输出端分别与一所述cfar检测与缓冲器连接，每一cfar检测与缓冲器的输出端均与信息综合模块连接；所述方法包括：
3、将所述动目标检测单元输出的由距离维、多普勒维两个维度表征的第一数据转化为由距离维、多普勒维、子多普勒维三个维度表征的第二数据；
4、利用串并转换模块将所述第二数据按子多普勒维进行划分得到若干子数据组；
5、将每一子数据组输入一所述cfar检测与缓冲器；在所述cfar检测与缓冲器中：构建桶状缓冲处理结构模型，基于桶状缓冲处理结构模型对输入的子数据组进行缓冲与检测处理得到检测结果；
6、在所述信息综合模块中将所述检测结果与对应的速度维、距离维信息合并得到恒虚警检测结果。
7、在本专利技术的一个实施例中，构建桶状缓冲处理结构模型，包括：
8、确定恒虚警检测窗的长度；
9、根据所述恒虚警检测窗的长度构建由距离维、多普勒维两个维度表征的桶状缓冲处理结构；其中，所述桶状缓冲处理结构的距离维长度为恒虚警检测窗的长度，所述桶状缓冲处理结构的多普勒维长度为子多普勒数据的长度。
10、在本专利技术的一个实施例中，每个所述cfar检测与缓冲器包括：选择器、cfar桶形移位器模块、cfar缓冲模块和cfar检测模块，其中，所述cfar桶形移位器模块包括若干桶形移位寄存器组，每个桶形移位寄存器组根据所述桶状缓冲处理结构模型构建的；所述选择器的输入端与所述cfar缓冲模块的输出端和所述串并转换模块的输出端连接，所述选择器的输出端与所述cfar桶形移位器模块的输入端连接，所述cfar桶形移位器模块的输出端与所述cfar缓冲模块的输入端、所述cfar检测模块的输入端连接，所述cfar检测模块的输出端与所述信息综合模块连接；在每个所述cfar检测与缓冲器中对所述串并转换模块输入的子数据组的处理过程，包括：
11、所述选择器对输入的子数据组和cfar缓冲模块输出的数据进行选择：
12、若选择为cfar缓冲模块输出的数据时，利用cfar缓冲模块输出的数据覆盖cfar桶形移位器模块的数据，同时利用cfar桶形移位器模块存储的数据覆盖cfar缓冲模块缓冲存储的数据，并将cfar桶形移位器模块存储的数据输入cfar检测模块进行检测得到检测结果；
13、若选择为所述串并转换模块输入的子数据组时，利用所述串并转换模块输入的子数据组更新cfar桶形移位器模块存储的数据，同时利用cfar桶形移位器模块存储的数据覆盖cfar缓冲模块缓冲存储的数据，并将cfar桶形移位器模块存储的数据输入cfar检测模块进行检测得到检测结果。
14、在本专利技术的一个实施例中，利用所述串并转换模块输入的子数据组更新cfar桶形移位器模块存储的数据，包括：
15、利用所述串并转换模块输入的子数据组覆盖桶形移位寄存器组的最低位寄存器组存储的数据；
16、利用桶形移位寄存器组的第n位寄存器组存储的数据覆盖桶形移位寄存器组的第n+1位寄存器组存储的数据，n取值为1～n-1，n表示桶形移位寄存器组中寄存器组的数目；n为大于1的整数；
17、将桶形移位寄存器组的最高位寄存器组存储的数据丢弃。
18、在本专利技术的一个实施例中，利用输入的子数据组覆盖桶形移位寄存器组的最低位寄存器组，公式表示为：b(0,p)|a＝d(m,n,a)；
19、其中，m＝0,1,2,3,...,m-1，m表示距离单元数目，n表示多普勒单元数目，a表示子多普勒单元数目，a＝0,1,2,3,...,a-1，d(m,n,a)表示m个距离单元、第n个多普勒单元、第a个子多普勒单元对应的第二数据，b(0,p)|a表示第a个子多普勒单元对应在桶形移位寄存器组的最低位寄存器组存储的数据，p表示每个桶形移位寄存器组的长度。
20、在本专利技术的一个实施例中，利用桶形移位寄存器组的第n位寄存器组覆盖桶形移位寄存器组的第n+1位寄存器组，公式表示为：b(q,p)|a＝b(q-1,p)|a；
21、其中，b(q,p)|a表示第a个子多普勒单元对应在桶形移位寄存器组的第q位寄存器组存储的数据，b(q-1,p)|a表示第a个子多普勒单元对应在桶形移位寄存器组的第q-1位寄存器组存储的数据，p表示每个桶形移位寄存器组的长度。
22、在本专利技术的一个实施例中，将cfar桶形移位器模块存储的数据输入cfar检测模块进行检测得到检测结果，包括：
23、针对cfar桶形移位器模块中每一桶形移位寄存器组，包括：
本文档来自技高网...【技术保护点】
1.一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，应用于FPGA中，所述FPGA包括一串并转换模块、若干CFAR检测与缓冲器，以及一信息综合模块；所述串并转换模块的输出端分别与一所述CFAR检测与缓冲器连接，每一CFAR检测与缓冲器的输出端均与信息综合模块连接；所述方法包括：
2.根据权利要求1所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，构建桶状缓冲处理结构模型，包括：
3.根据权利要求2所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，每个所述CFAR检测与缓冲器包括：选择器、CFAR桶形移位器模块、CFAR缓冲模块和CFAR检测模块；其中，所述CFAR桶形移位器模块包括若干桶形移位寄存器组，每个桶形移位寄存器组根据所述桶状缓冲处理结构模型构建的；所述选择器的输入端与所述CFAR缓冲模块的输出端和所述串并转换模块的输出端连接，所述选择器的输出端与所述CFAR桶形移位器模块的输入端连接，所述CFAR桶形移位器模块的输出端与所述CFAR缓冲模块的输入端、所述CFAR检测模块的输入端连接，所述CFA
4.根据权利要求3所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，利用所述串并转换模块输入的子数据组更新CFAR桶形移位器模块存储的数据，包括：
5.根据权利要求4所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，利用输入的子数据组覆盖桶形移位寄存器组的最低位寄存器组，公式表示为：B(0,p)|a＝D(m,n,a)；
6.根据权利要求4所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，利用桶形移位寄存器组的第n位寄存器组覆盖桶形移位寄存器组的第n+1位寄存器组，公式表示为：
7.根据权利要求3所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，将CFAR桶形移位器模块存储的数据输入CFAR检测模块进行检测得到检测结果，包括：
8.根据权利要求2所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，所述CFAR缓冲模块由FPGA中的若干BRAM构成。
...【技术特征摘要】
1.一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，应用于fpga中，所述fpga包括一串并转换模块、若干cfar检测与缓冲器，以及一信息综合模块；所述串并转换模块的输出端分别与一所述cfar检测与缓冲器连接，每一cfar检测与缓冲器的输出端均与信息综合模块连接；所述方法包括：
2.根据权利要求1所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，构建桶状缓冲处理结构模型，包括：
3.根据权利要求2所述的基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，每个所述cfar检测与缓冲器包括：选择器、cfar桶形移位器模块、cfar缓冲模块和cfar检测模块；其中，所述cfar桶形移位器模块包括若干桶形移位寄存器组，每个桶形移位寄存器组根据所述桶状缓冲处理结构模型构建的；所述选择器的输入端与所述cfar缓冲模块的输出端和所述串并转换模块的输出端连接，所述选择器的输出端与所述cfar桶形移位器模块的输入端连接，所述cfar桶形移位器模块的输出端与所述cfar缓冲模块的输入端、所述cfar检测模块的输入端连接，所述cfar检测模块的输出端...
【专利技术属性】
技术研发人员：曹运合，何军，邓增睿，张子宁，陈飞，郭子祥，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。