【技术实现步骤摘要】
本专利技术涉及onfi phy训练，具体为一种基于单channel多die的onfi phy快速切换训练装置。
技术介绍
1、对于当前市场上的3d nand flash颗粒，在同一个package中单个channel可以支持1到多个die（如1die/channel，2die/channel，4die/channel）。ufs，ssd等实际产品有多种体现形式，如nand flash和soc分开封装，nand flash和soc进行合封。整个系统的稳定工作离不开各种训练，在启动的时候需要做初始化的nand dcc training，read training和write training等一系列训练，对于nv-lpddr4还需要internal vrefq training等。
2、但是对于这种单channel驱动多个die的系统，会导致数据接口(soc.dq0~dq7)到不同的nand flash die（dq0~dq7）的延迟不同，即soc上的dq0~dq7到nand flash die0上的dq0~dq7，soc上的dq0~dq7到nand flash die1上的dq0~dq7，以此类推，均存在一定的skew，随着支持的数据速率越来越高，这个延迟会导致不同die的有效数据窗差异比较大，若仅针对ce0做training，而不做ce1~ce3的training，那么就无法使ce1~ce3的有效数据窗口达到最优。
技术实现思路
1、本专利技术的目的在于提供一种基于单ch
2、为实现上述目的，本专利技术提供如下技术方案：
3、一种基于单channel多die的onfi phy快速切换训练装置，包括：
4、切换电路，所述切换电路包括检测电路和存储电路，所述检测电路包括四组级联的d触发器、反相器和与门电路，每组的所述d触发器和所述反相器级联，所述d触发器和反相器的输出端均和所述与电路的输入端级联，四组的所述d触发器的输入端依次级联有ce0端、ce1端、ce2端和ce3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路还包括编码器，所述编码器的输入端和所述与电路的输出端级联，用于将检测电路产生的4bit的数据转换为2bit的数据；
5、所述存储电路包括mux电路和寄存器，所述寄存器的内部包括模板a、模板b和模板c，所述mux电路的sel端和所述编码器的输出端级联，用于将所述编码器输出的数据传输到sel端，控制所述模板a、模板b和模板c的输出，所述寄存器的输出端和所述mux电路的输入端级联，用于将模板a、模板b和模板c存储的training配置值输出到mux电路的输入端，所述mux电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，所述模板a用于将存储的training配置值传输到所述写入校准延迟线，所述模板 b用于将存储的training配置值传输到所述读取校准延迟线，所述模板c用于将存储的training配置值传输到所述读取数据通路先进先出队列。
6、进一步地，所述模板a、模板b和模板c均包括entry0、entry1、entry2和entry3，所述模板a、模板b和模板c分别通过entry0、entry1、entry2和entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
7、进一步地，所述entry0、entry1、entry2、entry3的地址信号和ce0、ce1、ce2、ce3的地址信号一一对应。
8、进一步地，所述模板a、模板b和模板c内的每一die均存储有bit[x:0]的raining配置值，所述bit[x:0]中的x的值根据最长的delay line的长度确定。
9、进一步地，所述die的层数和ce的数量相对应。
10、进一步地，所述编码器为组合数字逻辑电路，所述组合数字逻辑电路采用与门电路和非门电路搭建。
11、进一步地，所述mux电路为4选1的数字逻辑电路。
12、与现有技术相比，本专利技术的有益效果是：
13、通过将d触发器和反相器级联，d触发器和反相器的输出端均和与电路的输入端级联，d触发器的输入端依次和ce0端、ce1端、ce2端以及ce3端级联，编码器的输入端和与电路的输出端级联，mux电路的sel端和编码器的输出端级联，寄存器的输出端和mux电路的输入端级联， mux电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，可以弥补不同die之间的skew问题，增加不同die的有效数据窗口，同时实现不同die之间的training配置值切换，整个过程无需固件参与，即使在不同ce的skew比较大时，也能够获得最大有效数据窗口，从而快速稳定地实现单channel多die的training配置的快速切换，且实现不同die配置的动态无感切换。
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1.一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，包括：
2.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述模板A、模板B和模板C均包括Entry0、Entry1、Entry2和Entry3，所述模板A、模板B和模板C分别通过Entry0、Entry1、Entry2和Entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
3.根据权利要求2所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述Entry0、Entry1、Entry2、Entry3的地址信号和CE0、CE1、CE2、CE3的地址信号一一对应。
4.根据权利要求3所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述模板A、模板B和模板C内的每一die均存储有bit[X:0]的raining配置值，所述bit[X:0]中的X的值根据最长的delay line的
5.根据权利要求4所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述die的层数和CE的数量相对应。
6.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述编码器为组合数字逻辑电路，所述组合数字逻辑电路采用与门电路和非门电路搭建。
7.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述MUX电路为4选1的数字逻辑电路。
...【技术特征摘要】
1.一种基于单channel多die的onfi phy快速切换训练装置，其特征在于，包括：
2.根据权利要求1所述的一种基于单channel多die的onfi phy快速切换训练装置，其特征在于，所述模板a、模板b和模板c均包括entry0、entry1、entry2和entry3，所述模板a、模板b和模板c分别通过entry0、entry1、entry2和entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
3.根据权利要求2所述的一种基于单channel多die的onfi phy快速切换训练装置，其特征在于，所述entry0、entry1、entry2、entry3的地址信号和ce0、ce1、ce2、ce3的地址信号一一对应。
4.根据权利要求...
【专利技术属性】
技术研发人员：钟汝刚，刘德启，刘小威，
申请(专利权)人：博越微电子江苏有限公司，
类型：发明
国别省市：
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