【技术实现步骤摘要】
本专利技术涉及一种cpu安全领域，尤其是涉及一种基于arm多核异构cpu的安全自检方法、设备及介质。
技术介绍
1、目前，在工业控制、汽车电子、轨道交通信号等通用安全平台方面，传统设计是采用单核cpu参与到安全运算、比较以及输出，其中对单核cpu进行安全自检。
2、随着芯片集成化技术以及软件技术的快速发展，该种传统实现方式逐渐暴露出其落后性，急需进行技术设计方面的创新与突破。
3、现有的传统设计有以下缺点：
4、1)只能利用cpu单核进行功能安全方面的运算、通信与控制，其它核被闲置。多核性能没有被充分体现。
5、2)单核cpu设计需配套大量外围电路(供电回路、cpu之间通信回路、外设接口)，这将导致成本高，同时可靠性、散热和emc等方面的性能低。
6、3)传统系统升级时，系统软硬件需要重新设计、开发与调试，使得开发新系统时的变更成本偏高。
7、如何基于arm多核cpu实现低成本、高性能的安全系统自检，成为需要解决的技术问题。
技术实现思路
【技术保护点】
1.一种基于ARM多核异构CPU的安全自检方法，其特征在于，该方法包括以下步骤：
2.根据权利要求1所述的一种基于ARM多核异构CPU的安全自检方法，其特征在于，所述的步骤S1中，大小核包括大核和小核，为不同的内核架构。
3.根据权利要求2所述的一种基于ARM多核异构CPU的安全自检方法，其特征在于，所述的大小核指令集，如果大核和小核使用相同指令，则采用相同的自检方法；否则，则采用不同的自检方法。
4.根据权利要求1所述的一种基于ARM多核异构CPU的安全自检方法，其特征在于，所述的步骤S2中，大小核上电检测的过程为并行设置。>
5.根据权利...
【技术特征摘要】
1.一种基于arm多核异构cpu的安全自检方法，其特征在于，该方法包括以下步骤：
2.根据权利要求1所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的步骤s1中，大小核包括大核和小核，为不同的内核架构。
3.根据权利要求2所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的大小核指令集，如果大核和小核使用相同指令，则采用相同的自检方法；否则，则采用不同的自检方法。
4.根据权利要求1所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的步骤s2中，大小核上电检测的过程为并行设置。
5.根据权利要求1所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的步骤s2中，上电检测的过程包括上电寄存器检测和上电指令检测。
6.根据权利要求5所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的上电检测的过程具体为：根据不同的内核架构，在对应的上电检测过程代码中，嵌入不同的上电寄存器检测代码和上电指令检测代码。
7.根据权利要求5所述的一种基于arm多核异构cpu的安全自检方法，其特征在于，所述的步骤s2中检测不通过，具体为：上电寄存器检测和上...
【专利技术属性】
技术研发人员：王澜，李长远，张立鹏，周庭梁，
申请(专利权)人：卡斯柯信号有限公司，
类型：发明
国别省市：
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