System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 百吉比特速率网络交换芯片的可重构包协议解析器设备制造技术_技高网

百吉比特速率网络交换芯片的可重构包协议解析器设备制造技术

技术编号:40977308 阅读:3 留言:0更新日期:2024-04-18 21:24
本发明专利技术公开了一种百吉比特速率网络交换芯片的可重构包协议解析器设备,包括多路并行流水线解析单元,用于响应于解析任务对数据包进行解析得到解析中间结果并输出;重排序模块,用于对所述解析中间结果进行收集汇总,并对其中乱序的解析中间结果进行重排序输出至包头字段提取器;包头字段提取器,用于从解析中间结果提取PHV内容,并将元数据与PHV内容对齐并输出至外部的后级模块。本发明专利技术利用多路并行流水线解析单元实现了协议无关的可重构包协议解析,并使用Benes网络对包头字段进行提取,实现了高度灵活的可重构包协议解析能力。采用多路并行乱序处理结构与大位宽字节级Benes网络结构相结合的方式,显著提升包解析器设备的吞吐率性能。

【技术实现步骤摘要】

本专利技术属于网络交换机,具体涉及一种百吉比特速率网络交换芯片的可重构包协议解析器设备


技术介绍

1、目前的边缘网络设备需要网络交换机提供高于100gbps的交换速率,而位于企业核心网络中的交换设备需要提供1tbps以上的交换速率。同时,为了支持更高的数据速率并提供场景广泛的服务,一系列应用于数据交换的新网络协议被提出,传统的针对单一协议识别和处理设计的芯片可能会因为无法处理新的网络协议而被过早淘汰,而高端网络设备成本高昂,由于网络协议更新带来的网络硬件的频繁升级是难以接受的。由于这些原因,网络交换机已经从固定功能和协议相关的网络硬件转向可编程网络硬件。

2、高线速、可重构的网络数据包协议解析器是高速可重构网络交换专用集成电路芯片(asic)的重要组成部分,在新的网络技术潮流下,需要设计一种兼顾灵活性和高性能的包解析器,以满足未来网络通信设备应用场景的迫切需求。

3、现有可重构网络包协议解析器有两种主流的实现结构:状态机与流水线,实现可重构性的方法主要有两种路线:依赖fpga的可重构与使用协议无关硬件的可重构。其中,依赖fpga的可重构性的包解析器需要更新电路结构以支持网络协议的更新,由于电路结构不固定,因此无法在asic芯片中实现;使用协议无关硬件实现的包解析器则能够以不修改电路结构为前提,实现对新网络协议的支持。

4、使用协议无关硬件实现包解析器的基本方法为:使用ram等存储器对特定的数据包协议解析方法(状态跳转信息、字段提取规则等)进行保存,使用协议无关的包解析电路,根据存储器中的解析方法,对数据包协议进行解析,最后将包头中的关心字段(例如mac地址、ip地址、ttl字段等)提取到phv中,供后级电路使用。

5、文献1(gibb g,varghese g,horowitz m.design principles for packetparsers[c].architectures for networking and communications systems.ieee,2013.)中提出了一种使用有限状态机实现包解析器的方法,将包头协议的跳转对应于状态机的状态跳转,这种包解析器的结构如图1所示。状态机从一个默认状态(例如解析以太网包的状态)开始解析包头,该状态控制包解析器从包头中提取特定字段,将提取出的协议类型字段和包解析器的当前状态作为关键字(key),通过查表的方式得到解析动作索引。根据解析动作索引,从ram中读出状态机的次态,以及包头提取器要提取的字段位置。最后,包头字段提取器将指定的字段提取到phv中,状态机跳转到次态。通过重复上述流程,包解析器最终对包头中的所有协议完成解析,并产生对应的phv。

6、文献2(configurable fpga packet parser for terabit networks withguaranteed wire-speed throughput[c].proceedings of the 2018acm/sigdainternational symposium on field-programmable gate arrays.2018:249-258)中提出了一种面向fpga平台的流水线型包解析器。设计者为多种包协议编写专用解析模块的vhdl代码模板,对p4语言进行编译并调用这些vhdl模板,生成解析特定协议的包解析器的vhdl代码,在fpga上进行综合与实现。

7、文献3(zolfaghari h,rossi d,cerroni w.flexible software-defined packetprocessing using low-area hardware[j].ieee access,2020)中提出使用流水线结构配合“解析控制字”实现包解析的可重构特性,该方法使用一条多级流水线,这种包解析器结构如图2所示。流水线的每一级都包含报头协议识别单元、包头大小计算单元与字段提取单元,使用解析控制字对内部各个功能单元进行控制。每个数据包都在流水线中进行传递,第一个协议头由流水线的第一级进行解析,第二个协议头由流水线的第二级进行解析,层层递进,以此完成数据包的解析。每级流水线中的字段提取单元都会将包头中的特定字段提取到phv中。

8、在上述方法中,对于文献1的包解析器,由于报头协议解析的依赖性,报头协议的识别、组成关键字并查表与状态机跳转的过程是阻塞顺序进行的,这意味着包解析器需要消耗多个时钟周期来解析包头的一层协议,硬件的并行度较低,因此该解析器无法满足高吞吐率需求。

9、文献2的包解析器依赖于fpga器件自身的特性以提供包解析的可重构性与高灵活度,对所支持的协议进行修改时,往往需要使用新的比特流对fpga进行重新配置,这种方案的解析器在架构上没有实现协议无关,使用场景比较有限。

10、文献3的方案使用流水线结构提高了包解析器的吞吐率,但使用了深度较大的流水线,考虑网络数据包的协议层数与流水线级数相等时的情况,其性能为最佳;若包头的协议层数超过流水线级数,则包解析器不能完成数据包中全部协议的解析,将数据包重新折返进入流水线并继续解析,又会导致吞吐率折半;若数据包在流水线前级就已经完成解析,则较长的流水线后级电路可能处于短暂空闲状态,不能充分利用,这种现象表明传统的流水线结构灵活性不足,吞吐率仍有提升空间。

11、此外,文献3的流水线结构在性能拓展时,将会在电路面积与功耗方面遇到瓶颈。其原因在于,流水线深度较大,包数据又在整个流水线上传递,流水线上使用了多组字段提取单元,在使用大位宽总线对吞吐率进行进一步扩展时,流水线消耗的寄存器与多路选择器数量会显著增长。


技术实现思路

1、为了解决现有技术中存在的上述问题,本专利技术提供了一种百吉比特速率网络交换芯片的可重构包协议解析器设备。本专利技术要解决的技术问题通过以下技术方案实现:

2、本专利技术提供了一种百吉比特速率网络交换芯片的可重构包协议解析器设备,包括:重排序模块、包头字段提取器和多路并行流水线解析单元;

3、所述多路并行流水线解析单元,用于响应于解析任务对数据包进行解析得到解析中间结果并输出;

4、所述重排序模块,用于对所述解析中间结果进行收汇总,并对其中乱序的解析中间结果进行重排序输出至所述包头字段提取器;

5、所述包头字段提取器,用于从所述解析中间结果提取phv内容,并将元数据与所述phv内容对齐并输出至外部的后级模块。

6、有益效果:

7、本专利技术公开了一种可应用于高速网络交换asic芯片的可重构包协议解析器设备,该设备采用一种包解析专用的处理器结构实现了协议无关的可重构包协议解析,并使用benes可重排网络对包头字段进行提取,实现了高度灵活的可重构包协议解析能力。同时,采用多路并行乱序处理结构与大位宽字节级benes网络结构相结合的方式,显著提升包解析器设备的吞吐率性能。相比较现有的传统方法,在高灵活性与高吞吐本文档来自技高网...

【技术保护点】

1.一种百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,包括:重排序模块、包头字段提取器和多路并行流水线解析单元;

2.根据权利要求1所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述多路并行流水线解析单元包括解析任务分发模块、指令存储器、多个并行的包解析处理器核;

3.根据权利要求2所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述多路并行流水线解析单元还包括配置电路,所述指令存储器的输入端连接配置电路,所述配置电路的输入端连接一个控制模块,所述解析任务分发模块输入连接缓存控制模块,所述缓存控制模块的输出还连接包缓存模块,所述控制模块控制所述配置电路,以使所述配置电路对所述多路并行流水线解析单元内的所述指令存储器和哈希匹配Benes网络配置电路作初始化配置。

4.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,

5.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述重排序模块包括写控制模块、乒乓RAM和读计数器,所述写控制模块的输入端连接所述多个并行的包解析处理器核的输出端。

6.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述包头字段提取器包括哈希匹配Benes网络配置电路、旁路模块、包缓存读控制电路、Benes网络和旁路模块;

7.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述缓存控制模块,具体用于:

8.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,

9.根据权利要求5所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,

10.根据权利要求6所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,

...

【技术特征摘要】

1.一种百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,包括:重排序模块、包头字段提取器和多路并行流水线解析单元;

2.根据权利要求1所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述多路并行流水线解析单元包括解析任务分发模块、指令存储器、多个并行的包解析处理器核;

3.根据权利要求2所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,所述多路并行流水线解析单元还包括配置电路,所述指令存储器的输入端连接配置电路,所述配置电路的输入端连接一个控制模块,所述解析任务分发模块输入连接缓存控制模块,所述缓存控制模块的输出还连接包缓存模块,所述控制模块控制所述配置电路,以使所述配置电路对所述多路并行流水线解析单元内的所述指令存储器和哈希匹配benes网络配置电路作初始化配置。

4.根据权利要求3所述的百吉比特速率网络交换芯片的可重构包协议解析器设备,其特征在于,<...

【专利技术属性】
技术研发人员:李康赵雨晨史江义潘伟涛郭卫杨浩郝跃
申请(专利权)人:西安电子科技大学
类型:发明
国别省市:

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