【技术实现步骤摘要】
本专利技术涉及闪存芯片，尤其涉及一种多比特矩阵向量乘法计算单元、阵列及其工作方法。
技术介绍
1、大数据的可用性和处理器的性能提升，各种高性能的神经网络算法得到飞速发展，特别是各种基于点积计算的神经网络算法，这些算法被用于实现诸如图像分类识别、机器翻译等功能，并被广泛地部署于各种应用，如自动驾驶汽车，虚拟现实，社交媒体以及医疗设备等。随着这种网络的复杂性和计算工作的增加，开发一种高效的神经加速器正成为许多应用中迫切和关键的需求。从计算的角度来看，神经网络处理可以分为两个主要阶段，即训练和推理。这两个阶段计算需求不同。通常在功能强大的服务器上执行的训练需要大量的计算能力和内存，以存储巨大的训练数据集、计算输出，并运行训练算法来计算权重更新。另一方面，最终用户推理只需要足够的内存和处理能力，就可以将输入数据输入到预先训练过的网络，并在特定的应用程序内计算结果。在广泛的应用中，如快速增长的“物联网”，人们希望在终端上而不是在云服务器中执行推理。终端设备上的推理降低了处理延迟和通信成本，提高了安全性，并消除了对可靠网络访问的依赖。另一方面，大多数终端用户设备都有严格的功率预算限制，但目前在终端设备上运行神经网络算法的推理，依然具有终端处理器内存容量小、计算和存储功能分别由中央处理器和存储器完成，进而造成的高功耗及散热问题，而神经网络应用在计算过程中，需要大量的访存操作，而访存操作占据了计算过程中大量的功耗和时延，这限制了处理器的性能提升。
技术实现思路
1、为了解决上述技术问题，本专利技术
2、本专利技术所采用的第一技术方案是：一种多比特矩阵向量乘法计算单元，包括模拟电压信号输入模块、闪存存储单元、计算电容模块、等比例时间信号产生模块和读出电路模块，所述模拟电压信号输入模块的输出端与所述闪存存储单元的漏端连接，所述等比例时间信号产生模块的输出端与所述闪存存储单元的栅端连接，所述闪存存储单元的源端与所述计算电容模块的输入端连接，所述计算电容模块的输出端与所述读出电路模块的输入端连接，其中：
3、所述模拟电压信号输入模块用于产生模拟输入电压信号并加载至所述闪存存储单元的漏端；
4、所述闪存存储单元用于存储数字权重；
5、所述计算电容模块用于将所述模拟输入电压信号与所述数字权重进行相乘计算处理，输出电压信号形式的计算结果；
6、所述等比例时间信号产生模块用于产生等比例时间长度的电压信号并控制所述闪存存储单元的导通时间；
7、所述读出电路模块用于将所述电压信号形式的计算结果进行转换处理，输出数字信号形式的计算结果。
8、进一步，所述模拟电压信号输入模块的具体实施为以下两种构建方式中的任意一种构建方式：
9、第一种构建方式：通过数模转换器adc进行构建；
10、第二种构建方式：通过传感器与放大器电性连接进行构建。
11、进一步，所述闪存存储单元包括至少一个闪存器件，所述闪存器件用于存储1比特数据。
12、进一步，所述计算电容模块包括若干个计算电容单元、连接开关与接地开关，所述计算电容单元与所述连接开关电性连接，所述计算电容单元与所述接地开关电性连接，其中：
13、所述计算电容单元用于将所述模拟输入电压信号与所述数字权重进行相乘计算处理；
14、所述连接开关用于连接所述计算电容单元；
15、所述接地开关用于清除所述计算电容单元的电荷。
16、进一步，所述等比例时间信号产生模块包括时钟发生器、第一数字延迟单元、第二数字延迟单元、第一输入异或门、第二输入异或门和第三输入异或门，所述时钟发生器的第一输出端分别与所述第一输入异或门的第一输入端、第二输入异或门的第一输入端和第三输入异或门的第一输入端连接，所述时钟发生器的第二输出端与所述第一数字延迟单元的输入端连接，所述第一数字延迟单元的输出端与所述第一输入异或门的第二输入端连接，所述第二数字延迟单元的输出端与所述第二输入异或门的第二输入端连接，所述第二数字延迟单元的输入端与所述第三输入异或门的第二输入端连接，其中：
17、所述时钟发生器用于产生计算时钟信号；
18、所述第一数字延迟单元和所述第二数字延迟单元用于对所述计算时钟信号进行延迟，得到延迟后的计算时钟信号；
19、所述第一输入异或门、所述第二输入异或门和所述第三输入异或门用于对所述计算时钟信号与所述延迟后的计算时钟信号进行异或计算，得到等比例时间长度的电压信号。
20、进一步，所述读出电路模块为模数转换器。
21、本专利技术所采用的第二技术方案是：一种多比特矩阵向量乘法计算阵列，包括多个并列设置的多比特矩阵向量乘法计算单元。
22、本专利技术所采用的第三技术方案是：一种多比特矩阵向量乘法计算阵列的工作方法，包括独立计算电容工作模式和共享计算电容工作模式。
23、进一步，所述独立计算电容工作模式具体包括以下步骤：
24、将所述连接开关与所述接地开关进行闭合处理，对所述计算电容单元进行清零处理，得到清除电荷后的计算电容模块；
25、将所述连接开关与所述接地开关进行断开，并基于所述模拟电压信号输入模块获取所述模拟输入电压信号，所述等比例时间信号产生模块获取所述等比例时间长度的电压信号；
26、将所述模拟输入电压信号加载至所述闪存存储单元的漏端，所述等比例时间长度的电压信号加载至所述闪存存储单元的源端，对所述清除电荷后的计算电容模块进行充电，获取数字权重；
27、将所述连接开关进行闭合，所述接地开关保持断开，基于所述计算电容模块对所述模拟输入电压信号与所述数字权重进行相乘计算处理，输出电压信号形式的计算结果；
28、通过所述读出电路模块对所述电压信号形式的计算结果进行转换处理，输出数字信号形式的计算结果。
29、进一步，所述共享计算电容工作模式为，构建至少一个page模块，所述page模块包括至少一个所述闪存存储单元与至少一个所述计算电容模块，所述闪存存储单元与所述计算电容模块一一对应连接，若一个所述page模块处于工作状态时，其余所述page模块的所述连接开关均断开且所述闪存存储单元的栅端不加载所述等比例时间长度的电压信号。
30、本专利技术计算单元、阵列及工作方法的有益效果是：本专利技术通过结合模拟电压信号输入模块、闪存存储单元、计算电容模块、等比例时间信号产生模块和读出电路模块进行构建多比特矩阵向量乘法计算单元，基于计算电容模块进行电荷计算，且通过计算电容模块实现分阶段相乘计算，进一步降低多比特矩阵向量乘法计算单元的工作能耗，基于电荷计算，提高计算结果的可靠性，基于闪存存储单元的存储数字权重，能够使得存内计算单元有大规模的并行性，提升计算能效与速率。
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1.一种多比特矩阵向量乘法计算单元，其特征在于，包括模拟电压信号输入模块、闪存存储单元、计算电容模块、等比例时间信号产生模块和读出电路模块，所述模拟电压信号输入模块的输出端与所述闪存存储单元的漏端连接，所述等比例时间信号产生模块的输出端与所述闪存存储单元的栅端连接，所述闪存存储单元的源端与所述计算电容模块的输入端连接，所述计算电容模块的输出端与所述读出电路模块的输入端连接，其中：
2.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述模拟电压信号输入模块的具体实施为以下两种构建方式中的任意一种构建方式：
3.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述闪存存储单元包括至少一个闪存器件，所述闪存器件用于存储1比特数据。
4.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述计算电容模块包括若干个计算电容单元、连接开关与接地开关，所述计算电容单元与所述连接开关电性连接，所述计算电容单元与所述接地开关电性连接，其中：
5.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所
6.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述读出电路模块为模数转换器。
7.一种多比特矩阵向量乘法计算阵列，其特征在于，包括多个并列设置的多比特矩阵向量乘法计算单元。
8.一种多比特矩阵向量乘法计算阵列的工作方法，其特征在于，包括独立计算电容工作模式和共享计算电容工作模式。
9.根据权利要求8所述一种多比特矩阵向量乘法计算阵列的工作方法，其特征在于，所述独立计算电容工作模式具体包括以下步骤：
10.根据权利要求8所述一种多比特矩阵向量乘法计算阵列的工作方法，其特征在于，所述共享计算电容工作模式为，构建至少一个page模块，所述page模块包括至少一个所述闪存存储单元与至少一个所述计算电容模块，所述闪存存储单元与所述计算电容模块一一对应连接，若一个所述page模块处于工作状态时，其余所述page模块的所述连接开关均断开且所述闪存存储单元的栅端不加载所述等比例时间长度的电压信号。
...【技术特征摘要】
1.一种多比特矩阵向量乘法计算单元，其特征在于，包括模拟电压信号输入模块、闪存存储单元、计算电容模块、等比例时间信号产生模块和读出电路模块，所述模拟电压信号输入模块的输出端与所述闪存存储单元的漏端连接，所述等比例时间信号产生模块的输出端与所述闪存存储单元的栅端连接，所述闪存存储单元的源端与所述计算电容模块的输入端连接，所述计算电容模块的输出端与所述读出电路模块的输入端连接，其中：
2.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述模拟电压信号输入模块的具体实施为以下两种构建方式中的任意一种构建方式：
3.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述闪存存储单元包括至少一个闪存器件，所述闪存器件用于存储1比特数据。
4.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述计算电容模块包括若干个计算电容单元、连接开关与接地开关，所述计算电容单元与所述连接开关电性连接，所述计算电容单元与所述接地开关电性连接，其中：
5.根据权利要求1所述一种多比特矩阵向量乘法计算单元，其特征在于，所述等比例时间信号产生模块包括时钟发生器、第一数字延迟单元、第二数字延迟单元、第一输入异或门、第二输入异或门和第三输入异或门，所述时钟发生器的第一输出端分别与所述第一输入异或门的第一输入端、第二输入异...
【专利技术属性】
技术研发人员：虞志益，刘显平，李楠，黄健，张鹏，
申请(专利权)人：中山大学，
类型：发明
国别省市：
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