具有抖动脉宽调制控制器的数字锁相系统技术方案

本发明专利技术提供一种数字锁相环（ＤＰＬＬ），有一个数字控制振荡器（ＤＣＯ），产生一组一由具有最高有效位（ＭＳＢ）和一个最低有效位（ＬＳＢ）的数字输入确定的输出时钟频率。ＬＳＢ是由一个脉宽调制（ＰＷＭ）控制器产生，是由一个输出时钟除以Ｃ的控制时钟进行时钟控制。参考时钟与输出时钟除以Ｍ的反馈时钟进行比较。对每个参考时钟周期，ＰＷＭ控制器产生Ｍ／Ｃ个ＬＳＢ，并载入它们到一个并－串行移位寄存器，连续传送ＬＳＢ。脉宽是由一个精细数字环滤波器确定，这个精细数字环滤波器使用一个高时间分辨率过滤相位比较结果。粗调数字环滤波器使用一个低时间分辨率，从相位比较结果产生ＭＳＢ。通过随机选择高电平或低电平脉冲并随机调整脉宽，抖动（ｄｉｔｈｅｒ）ＰＷＭ的ＬＳＢ波形。

【技术实现步骤摘要】

本专利技术涉及数字锁相环(PLL)，特别涉及使用脉宽调制(PWM)控制的数字锁相系统。
技术介绍
锁相环(PLL)被广泛用于为各种系统产生时钟。最近，模拟PLL已经被数字PLL 代替。这种数字PLL的数字控制较少受噪音影响，且耗能较少。但是，数字锁相系统有量化误差，这会导致有限相位误差。这种量化误差不会出现 在模拟系统里。由数字振荡产生的这种有限相位误差出现在输出时钟上。但是，这种有限 的相位误差会被反馈分频器放大，并被施加到相位比较器。对输入时钟的跟踪能力弱，最 终导致周期抖动(period jitter)增加，形式上就是大的近端相位噪声(close-in phase noise)0图1是在现有技术的一个数字锁相系统里的估计相位噪声曲线图。相位噪声被绘 制成一个偏移振荡器中心频率(如2. 4GHz)的偏频函数。图1显示相位噪声在低的偏频上 很高。但是，对大频偏来说，这种相位噪声很低。近端相位噪声问题的一种解决方案是使用delta-sigma调制器(DSM)来控制数字 数值的最低有效位(LSB)，该数字数值作为数字控制振荡器(DCO)的输入。DSM反馈时钟以 改善量化误差，并降低有限相位误差。越低的有限相位误差(其被反馈分频器放大)会导 致在前端更准确的相位跟踪，从而降低近端相位噪声。图2是现有技术的一个使用delta-sigma调制器(DSM)的数字锁相系统里估计相 位噪声的曲线图。与图1内的标准数字相位系统(点线)相比，DSM(实线)有一个更低的 近端相位误差，在此例子里减少了大约30dB的相位误差。但是，DSM产生一个更大的远端相位误差，从图2内较高频率上可以看出。通过 DSM，相位噪声从近端被转移到远端。当使用较高频率时，周期抖动(period jitter)可能 更高。DSM运行得越靠近输出时钟的频率，从近端转移到远端频率区域的相位噪声越大。DSM的另一个问题是DSM在高频率上运行，在这些高频率上运行需要较高耗能。当 DSM与逻辑系统如系统单芯片(SOC)集成在一起时，高速逻辑会施加压力在逻辑系统上。期望有一种数字锁相系统，其能够改善相位跟踪，而不会将相位噪声从近端转移 到远端频率区域。期望有一种代替delta-sigma调制器(DSM)的控制电路。期望有一种只 有极少电路在高频率上运行的控制电路，其能够降低能耗和电路复杂性。也期望有一种使 用抖动(dithering)来降低杂散噪声(spur noise)的控制电路。附图说明图1是现有技术的一个数字锁相系统里的估计相位噪声的曲线图。图2是现有技术的一个使用delta-sigma调制器(DSM)的数字锁相系统里的估计 相位噪声的曲线图。图3是一个具有脉宽调制(PWM)控制的数字锁相环(PLL)的示意图。图4是显示数字控制振荡器(DCO)运行的曲线图。图5显示PWM控制器。图6显示使用一个并-串行(parallel-to-serial)移位寄存器由PWM控制器20 产生的脉冲。图7是一个简单例子的由PWM控制器产生的LSB波形。图8是一个更复杂例子的由PWM控制器产生的LSB波形。图9A-B显示LSB的脉宽调制如何改变来自数字控制振荡器(DCO)的输出时钟频率。图10显示一个随机化的PWM控制器。图11显示随机选择的和调整的LSB波形的抖动(dithering)。图12是一个并-串行移位寄存器的示意图。图13是一个PWM数字锁相系统和delta-sigma调制器(DSM)系统的相位噪声图。图14是由数字控制振荡器输出的时钟的功率谱曲线图。专利技术详述本专利技术涉及改进的数字锁相系统。根据特定实施的上下文及其要求，以下描述使 本领域技术人员能够制作和使用本专利技术。对优选实施例的各种改进对本领域技术人员而言 是显而易见的，在此定义的普遍原理可以被应用到其它实施例。因此，本专利技术不是意在受限 于在此所示和所述的特定实施例，而是属于与在此披露的原理和新颖性特征一致的最广的 范围内。专利技术人已经发现，脉宽调制(PWM)控制电路可以代替delta-sigma调制器(DSM)， 并能够降低近端相位噪声。使用PWM控制，远端相位噪声并不显著增加，跟使用DSM的情况 不一样，。PWM控制电路的许多部件能够在一个较低的时钟速率(clock rate)上运行，从而 降低能耗。抖动(dithered)脉冲上升或下降时间可以被用来降低杂散功率和噪声尖峰。图3是一个具有脉宽调制(PWM)控制的数字锁相环(PLL)的示意图。输出时钟 CK_DC0是由数字控制振荡器(DCO) 24产生。CK_DC0的频率取决于DCO 24的输入值。DCO 24的输入值是一组具有MSBs和LSB的数位字。输出时钟CK_DC0通过反馈分频器32反馈而产生分频时钟CK_DIV，其频率是CK_ DCO输出频率的1/M，其中M是整数(1，2，3，…)。在一些系统里，M经常是一个很大的数 字，如100或者更大。时间数字转换器(TDC) 10有一个相位比较器，其比较输入参考时钟CK_REF的相位 和反馈分频时钟CK_DIV的相位。TDC 10以两个不同的时间分辨率运行。使用一个低分辨 率Ι/Trslnl的相位比较是由TDC 10里的粗调分解器16执行，由粗调数字环滤波器12过 滤以产生最高有效位(MSBs)而输入到DCO 24。使用一个高分辨率l/TrSln2的相位比较是由TDC 10里的精细分解器18执行，由 精细数字环滤波器14过滤以产生信号DLF2。脉宽调制(PWM)控制器20产生最低有效位(LSB)，其被输入到DCO 24。来自精细 数字环滤波器14的DLF2数值确定PWM控制器20产生的LSB的脉宽。更准确地，DLF2确定工作周期或脉冲为高(high)的时钟周期的比例，而不是脉冲为高的绝对时间。LSB周期 的长度是由控制分频器34确定，其将输出时钟CK_DC0除以C，其中C是一个整数。在稳态， 由控制分频器34产生的控制时钟CK_M/C的频率是M/C乘以参考时钟CK_REF的频率。对参考时钟CK_REF的每个脉冲，PWM控制器20产生M/C个LSB位表示一个脉冲。 例如，当M=10且C = 2时，控制时钟CK_M/C比CK_REF快5倍，在CK_REF的一个周期期 间P丽控制器20产生5个LSB位表示一个脉冲。反馈时钟CK_DIV被锁到参考时钟CK_REF，并有相同频率。由于反馈分频器32，输 出时钟CK_DC0比CK_DIV快M倍。由于控制分频器34，控制时钟CK_M/C比输出时钟CK_DC0 慢C倍。因此，控制时钟CK_M/C比CK_REF运行快M倍和慢C倍(即M/C倍)。参考时钟CK_REF被施加到PWM控制器20、粗调数字环滤波器12和精细数字环滤 波器14、以及在这些模块之间的时钟数字值和信号上。粗调数字环滤波器12和精细数字环 滤波器14进行累加blocks (perform integrations)，降低相位误差到+/_l/trsln2。图4是显示数字控制振荡器(DCO)运行的曲线图。DCO 24的输入值(图3)是一 个具有多个MSB和1个或更多LSB的代码字(codeword)或数位字。例如，8-位数字值的范 围是00到FF Hex。随着数字值增加，振荡频率下降。例如，数字值本文档来自技高网...

【技术保护点】
一个数字锁相环（ＤＰＬＬ），包括：一个参考时钟输入，其接收一个具有参考频率的参考时钟；一个数字控制振荡器（ＤＣＯ），其产生一个具有输出频率的输出时钟，该输出频率是由一个数字振荡器输入确定，数字振荡器输入有最高有效位（ＭＳＢ）和一个最低有效位（ＬＳＢ）；一个反馈分频器，其将输出时钟除以Ｍ以产生一个反馈时钟，其中当反馈时钟被相位锁定到参考时钟时，输出频率是参考频率的Ｍ倍，其中Ｍ是一个整数；一个控制分频器，其将输出时钟除以Ｃ以产生一个控制时钟，其中输出频率是控制时钟的控制频率的Ｃ倍，其中当反馈时钟被相位锁定到参考时钟时，控制频率是参考频率的Ｍ／Ｃ倍，其中Ｃ是一个整数；一个时间数字转换器（ＴＤＣ），其接收参考时钟和反馈时钟，ＴＤＣ使用一个低时间分辨率执行反馈时钟和参考时钟的相位比较，以产生一个粗相位比较信号，并使用一个高时间分辨率以产生一个精细相位比较信号，其中与低时间分辨率相比，高时间分辨率有更小的时间量；一个粗调数字环滤波器，其从ＴＤＣ接收低时间分辨率，并产生ＭＳＢ到ＤＣＯ；一个精细数字环滤波器，其从ＴＤＣ接收高时间分辨率，并产生一个精细环滤波器数值；和一个脉宽调制（ＰＷＭ）控制器，其在参考时钟的每个周期产生Ｍ／Ｃ个的ＬＳＢ位，Ｍ／Ｃ个的ＬＳＢ位形成一个脉冲，其脉宽由来自精细数字环滤波器的精细环滤波器数值确定，对应控制时钟的每个周期，ＰＷＭ控制器发送Ｍ／Ｃ个的ＬＳＢ位中的一个位到ＤＣＯ的数字振荡器输入，由此，通过对应精细环滤波器数值来调制脉宽，ＰＷＭ控制器产生ＬＳＢ到数字控制振荡器。...

【技术特征摘要】
US 2010-8-5 12/851,209一个数字锁相环(DPLL)，包括一个参考时钟输入，其接收一个具有参考频率的参考时钟；一个数字控制振荡器(DCO)，其产生一个具有输出频率的输出时钟，该输出频率是由一个数字振荡器输入确定，数字振荡器输入有最高有效位(MSB)和一个最低有效位(LSB)；一个反馈分频器，其将输出时钟除以M以产生一个反馈时钟，其中当反馈时钟被相位锁定到参考时钟时，输出频率是参考频率的M倍，其中M是一个整数；一个控制分频器，其将输出时钟除以C以产生一个控制时钟，其中输出频率是控制时钟的控制频率的C倍，其中当反馈时钟被相位锁定到参考时钟时，控制频率是参考频率的M/C倍，其中C是一个整数；一个时间数字转换器(TDC)，其接收参考时钟和反馈时钟，TDC使用一个低时间分辨率执行反馈时钟和参考时钟的相位比较，以产生一个粗相位比较信号，并使用一个高时间分辨率以产生一个精细相位比较信号，其中与低时间分辨率相比，高时间分辨率有更小的时间量；一个粗调数字环滤波器，其从TDC接收低时间分辨率，并产生MSB到DCO；一个精细数字环滤波器，其从TDC接收高时间分辨率，并产生一个精细环滤波器数值；和一个脉宽调制(PWM)控制器，其在参考时钟的每个周期产生M/C个的LSB位，M/C个的LSB位形成一个脉冲，其脉宽由来自精细数字环滤波器的精细环滤波器数值确定，对应控制时钟的每个周期，PWM控制器发送M/C个的LSB位中的一个位到DCO的数字振荡器输入，由此，通过对应精细环滤波器数值来调制脉宽，PWM控制器产生LSB到数字控制振荡器。2.根据权利要求1所述的DPLL，其中PWM控制器还包括一个并_串行移位寄存器，其在参考时钟的每个周期被并行载入M/C个LSB位，对应控 制时钟，并-串行移位寄存器连续传送M/C个LSB位到DCO的数字振荡器输入LSB，其中在 控制时钟的每个周期，传送M/C个LSB位中的一个不同的LSB位。3.根据权利要求2所述的DPLL，其中C是2或者更大，M是10或者更大。4.根据权利要求2所述的DPLL，其中PWM振荡器还包括 第一随机产生器，其产生第一随机数；一个选择器，其对应第一随机数选择一个所选模式作为一个低电平模式或一个高电平 模式；其中低电平模式表示一个具有脉宽的低电平脉冲； 其中高电平模式表示一个具有脉宽的高电平脉冲； 其中PWM控制器产生M/C个LSB位，以表示所选的模式， 由此低电平和高电平模式都是随机选择的。5.根据权利要求4所述的DPLL，其中PWM控制器还包括 第二随机产生器，其产生第二随机数；一个长度调整器，其对应第二随机数调整由M/C个LSB位表示的低电平脉冲或高电平 脉冲内的脉宽或位置；由此，低电平和高电平模式都是随机选择的。6.根据权利要求5所述的DPLL，其中第一随机产生器是由参考时钟进行时钟控制； 其中第二随机产生器是由参考时钟进行时钟控制；其中并_串行移位寄存器的载入是与参考时钟同步； 其中并_串行移位寄存器的卸载是与控制时钟同步。7.根据权利要求2所述的DPLL，其中PWM控制器还包括第一模式产生器，其对应参考时钟产生第一模式，具有一个由M/C个LSB位表示的低电 平脉冲；第二模式产生器，其对应参考时钟产生第二模式，具有一个由M/C个LSB位表示的高电 平脉冲；第一随机产生器，其对应参考时钟产生第一随机数；和一个多路复用器，其接收第一模式和第二模式以及第一随机数，多路复用器对应第一 随机数输出第一模式或第二模式作为一个所选的模式； 由此模式是由PWM控制器随机化的。8.根据权利要求7所述的DPLL，其中PWM控制器还包括 第二随机产生器，其对应参考时钟产生第二随机数；一个调整器，接收来自多路复用器的所选模式，对应第二随机数调整所选模式里低电 平脉冲的位置或高电平脉冲的位置；由此，通过调整低电平或高电平脉冲的位置，模式是由PWM控制器随机化的。9.根据权利要求8所述的DPLL，其中当PWM控制器随机化模式时，DCO产生的输出时 钟在更高频率上有减小的杂散功率相位噪声。10.一个数字锁相系统，包括一个数字相位比较器，其接收一个参考时钟和一个反馈时钟，并产生一个粗略相位比 较结果和一个精细相位比较结果；一个粗数字环滤波器，粗略过滤相位比较结果以产生最高有效位(MSB)； 一个精细数字环滤波器，精细过滤相位比较结果以产生一个精细滤波器数值； 一个脉宽调制(PWM)控制器，其产生最低有效位(LSB)的一个模式，其表示一个脉冲， 具有由精细滤波器数值所确定的脉宽；一个并_串行移位寄存器，其由PWM控制器并行载入LSB模式；一个数字控制振荡器(DCO)，其有一个数字输入，接收MSB和LSB，并产生一个输出时钟；一个反馈分频器，其接收输出时钟，并产生反馈时钟；和 一个控制分频器，其接收输出时钟，并产生一个控制时钟；其...

【专利技术属性】
技术研发人员：陈志发，林建炜，钟国栋，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：HK[中国|香港]