【技术实现步骤摘要】
本专利技术涉及宇航高可靠高速互联芯粒，属于芯粒设计。
技术介绍
1、新一代航天工程对于大算力、微型化和可重构的高性能信息处理集成芯片产品提出了迫切需求，对电子系统的集成度、可靠性和数据传输速度的要求不断提升。随着集成电路的集成度和复杂度的不断提高，片上系统(system on chip，soc)的设计和制造成本急剧攀升，芯片制造工艺愈发逼近物理极限，导致摩尔定律难以维持。此外，随着半导体工艺节点的升级，工艺研发难度不断加大，ip移植的成本占比飞速上涨，先进制程下高昂的芯片研发、制造费用也给ic设计公司制造了巨大的成本压力与投资风险。
2、相比于soc设计，chiplet技术更具灵活性，它将多个具有特定功能的“小芯粒”，通过芯粒到芯粒(die to die，d2d)的高速互联技术组合在一起，通过先进封装的形式(比如2.5d、3d封装)集成封装在一起，建立一个“小芯粒”集成芯片。chiplet技术通过对功能芯粒的组合满足不同的市场需求，不同芯粒选择最合适的芯片工艺制程，通过芯粒互联技术实现互联，使用先进封装技术进行芯粒封装集成，单芯粒良率更高，有望降低大芯片制造的成本。此外，模块化的设计也有利于降低芯片设计的复杂度。目前芯粒互联协议种类繁多，其中主流的chiplet专用协议有通用芯粒互联技术标准(universal chiplet interconnectexpress，ucie)、小芯片接口总线技术要求、芯粒互联接口标准(advanced cost-drivenchiplet interface，acc)、芯粒互联接口
3、宇航级chiplet对于互联协议标准有更高的要求，其应具备抗辐照、高可靠、大带宽、低延迟、高能效等技术特性。目前亟需突破芯粒互联技术尤其是宇航高可靠高速互联芯粒技术，以满足宇航chiplet集成的技术需求，实现对高性能功能芯粒的互联，推动宇航集成电路技术实现跨越式发展。
技术实现思路
1、本专利技术解决的技术问题是：克服现有技术的不足，提供了宇航高可靠高速互联芯粒，实现对异质异构功能芯粒的扩展和数据交换，进而实现高集成度、高性能信息处理集成芯片产品的快速组建。
2、本专利技术的技术解决方案是：宇航高可靠高速互联芯粒，包括：
3、功能芯粒互联接口，用于与外部功能芯粒互联通信，将外部功能芯粒输入的并行信号转换为预设协议的输入信号并通过协议转换电路发送至数据交换模块；
4、外部互联接口，用于集成芯片对片外器件或电路的数据通信以及功能测试，将输入信号转为预设协议的信号并通过协议转换电路发送至数据交换模块；
5、协议转换电路，用于将预设协议的信号转换为noc数据包并发送至数据交换模块，同时实现数据的跨时钟域传输；
6、数据交换模块，采用片上网络noc结构，对接收的noc数据包进行解析处理，并将解析处理后的结果通过协议转换电路和功能芯粒互联接口或外部互联接口发送至对应模块，实现各功能芯粒的集成；
7、时钟管理模块，包括全局时钟和标准协议接口时钟，其中，全局时钟用于控制互联芯粒内部的数据通信，驱动数据的交换、传输和存储，标准协议接口时钟用于控制互联芯粒与功能芯粒或外部模块之间的通信，驱动芯粒间或芯粒与外部模块间数据的发送和接收；
8、存储接口，用于接收数据交换模块发送的缓存信息并转发与存储接口连接的存储器，实现对功能芯粒数据的缓存；以及接收数据交换模块发送的存储访问指令，实现对存储器的连接控制和对集成芯片数据的存储与访问；
9、调试io接口，用于接收功能测试指令，发送至数据交换模块，并转发至主控制器模块，实现互联芯粒、功能芯粒和集成芯片的功能测试；
10、主控制器模块，用于接收指令并执行对互联芯粒各功能模块、数据传输接口的配置、管理以及控制。
11、进一步地，所述外部功能芯粒包括cpu芯粒、gpu芯粒、npu芯粒、ai芯粒、dsp芯粒、fpga芯粒、存储芯粒。
12、进一步地，所述功能芯粒互联接口包括d2d接口控制器和物理层phy模块；
13、所述d2d接口控制器包括d2d高速互联接口的协议层和数据链路层；协议层用于创建和解析协议层报文、流量控制以及事务排序；数据链路层用于创建和解析数据链路层报文，使用前向纠错编码机制，实现协议层报文在d2d高速互联接口链路中正确传递，并对链路进行管理和监控；
14、物理层phy模块用于提供数据在d2d高速互联接口链路中传输的传送介质和物理环境；物理层phy模块采用单端并行传输方法。
15、进一步地，所述d2d接口控制器采用rs-spc级联码编码，利用信道软信息，先通过电平阈值锁定突发错误区域，再通过spc码校验及电平比较来确定随机错误并生成多个测试向量，以纠正单粒子翻转效应引起的随机错误和突发错误，保证数据传输的可靠性。
16、进一步地，所述rs-spc级联码的编码过程包括：
17、对m-1个比特进行单奇偶校验spc码编码，生成一个m比特的单奇偶校验spc码字，将k个单奇偶校验spc码作为里德-所罗门rs码的信息符号位，计算里德-所罗门rs码的n-k个校验符号，生成rs-spc级联码，其中n是rs码码长，k为信息位长度。
18、进一步地，所述rs-spc级联码的译码过程包括：
19、通过将接收码字电平与电平阈值作比较，将连续出现电平绝对值高于电平阈值的区域锁定为突发错误预判断区域；通过突发错误纠错bc算法从突发错误预判断区域中锁定突发错误区域；
20、通过单奇偶校验spc码对突发错误以外的信息符号进行校验；如果单奇偶校验spc码出错且拟翻转比特可靠度低于其它比特可靠度，则直接翻转该比特；如果单奇偶校验spc码出错但拟翻转比特可靠度低且存在其它比特的可靠度与其相差在预设范围内，则确定为不可靠位置；从校验位中选取一定比例的不可靠位置，比例等于k/n，最终筛选出η个不可靠位置，生成2η个测试向量；
21、将2η个测试向量依次擦除，擦除位置为突发错误位置；如果译码成功，则结束译码；否则继续通过其它测试向量译码，直到译码成功或遍历所有测试向量。
22、进一步地，所述数据交换模块采用若干网络节点构成的2d网络拓扑结构，实现模块互连，每个节点包括至少一个路由器，所述路由器以微片的粒度分配数据，实现虫孔交换架构，路由器的每个输入模块存在多个虚拟通道。
23、进一步地，所述noc数据包包括头微片、体微片和尾微片；
24、头微片包含微片类型标志符和数据包的路由信息，从低位到高位依次是实时地址、目的地址、源地址、保留字段和微片类型，其中，目的地址为数据包的传输目的节点坐标，源地址为数据包的源地址坐标，实时地址字段为数据包当前的目的节点坐标，保留字段根据需求进行自定义；
25、体微片包含微片类型标志符和传输的数据；
26、尾微片包含微片类型标志符和传输的数据以及校验码。
<本文档来自技高网...【技术保护点】
1.宇航高可靠高速互联芯粒，其特征在于，包括：
2.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述外部功能芯粒包括CPU芯粒、GPU芯粒、NPU芯粒、AI芯粒、DSP芯粒、FPGA芯粒、存储芯粒。
3.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述功能芯粒互联接口包括D2D接口控制器和物理层PHY模块；
4.根据权利要求3所述的宇航高可靠高速互联芯粒，其特征在于，所述D2D接口控制器采用RS-SPC级联码编码，利用信道软信息，先通过电平阈值锁定突发错误区域，再通过SPC码校验及电平比较来确定随机错误并生成多个测试向量，以纠正单粒子翻转效应引起的随机错误和突发错误，保证数据传输的可靠性。
5.根据权利要求3所述的宇航高可靠高速互联芯粒，其特征在于，所述RS-SPC级联码的编码过程包括：
6.根据权利要求4所述的宇航高可靠高速互联芯粒，其特征在于，所述RS-SPC级联码的译码过程包括：
7.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述数据交换模块采用若干网络节点构成的2
8.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述NoC数据包包括头微片、体微片和尾微片；
9.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述预设协议为AXI协议；
10.根据权利要求8所述的宇航高可靠高速互联芯粒，其特征在于，协议转换电路实现数据的跨时钟域传输，包括：
...【技术特征摘要】
1.宇航高可靠高速互联芯粒，其特征在于，包括：
2.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述外部功能芯粒包括cpu芯粒、gpu芯粒、npu芯粒、ai芯粒、dsp芯粒、fpga芯粒、存储芯粒。
3.根据权利要求1所述的宇航高可靠高速互联芯粒，其特征在于，所述功能芯粒互联接口包括d2d接口控制器和物理层phy模块；
4.根据权利要求3所述的宇航高可靠高速互联芯粒，其特征在于，所述d2d接口控制器采用rs-spc级联码编码，利用信道软信息，先通过电平阈值锁定突发错误区域，再通过spc码校验及电平比较来确定随机错误并生成多个测试向量，以纠正单粒子翻转效应引起的随机错误和突发错误，保证数据传输的可靠性。
5.根据权利要求3所述的宇航高可靠高速互联芯粒，其特征在于，所述rs...
【专利技术属性】
技术研发人员：王浩，王勇，冯长磊，李松庭，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。