【技术实现步骤摘要】
本专利技术涉及半导体制造，具体涉及一种沟槽栅mos半导体器件及其制造方法。
技术介绍
1、mosfet的雪崩失效寄生三极管导通容易导致mosfet烧毁，对mosfet安全工作区的工作范围影响比较大，在负载为电感性负载的条件下，电流的增加为线性的，电流的大小取决于电压的变化，此时mosfet关断，电感负载会保持漏极电流。漏极电流会通过mosfet管，这种电流无法及时关断的条件下，mosfet进入uis状态，它会使得寄生三极管导通并导致器件永久失效。
2、为了提升寄生三极管开启导通失效的能力，现通过提升沟槽栅半导体器件基区的浓度，降低电流流过的压降，防止开启。现有第一种沟槽栅半导体器件的结构如图1所示意。寄生三极管由源区n+、p型区、n漂移区组成，其中p型区为寄生三极管的基区，在n区的外延层上形成p型区，在p型区的表面形成有n+掺杂的源区；沟槽栅包括形成的栅极沟槽的栅极介质氧化层和栅极填充的多晶硅栅；多晶硅栅上填充隔离用的氧化层；在源区和p型区形成有接触孔区，用于连接顶部的源极；源区n+区与外延n漂移区之间为导通沟道，导通沟道底部与n-区构成了n漂移区。在制造过程中由于接触孔工艺自身存在的偏差，导致左右两侧的基区的浓度存在必然的差异，就会导致mosfet两侧在相同电流下，总有一侧由于基区寄生电阻rb偏大导致开启失效。也就是，其为了降低rb，增加了p型区的注入，此区域的注入能降低基区的注入浓度从而降低rb。这一结构中，此p+掺杂在不影响沟道区域浓度的前提下，在接触孔后进行注入，此光刻的对准大大的影响沟道两侧的一致性。>
技术实现思路
1、为了解决现有沟槽栅mos半导体器件及其制造方法的沟槽栅两侧一致性差的问题，本专利技术提供一种沟槽栅mos半导体器件及其制造方法。
2、本专利技术为解决技术问题所采用的技术方案如下：
3、一种沟槽栅mos半导体器件，包括：
4、衬底；
5、第一个导电类型掺杂的第一外延层，位于所述衬底上；
6、第二导电类型掺杂的体区，位于所述第一外延层上；
7、第一导电类型重掺杂层，位于所述体区上；
8、栅极沟槽，穿过所述第一导电类型重掺杂层和体区，底部位于第一外延层中；
9、栅极介质层，位于所述栅极沟槽的内侧表面上；
10、栅极导电材料层，位于所述栅极沟槽中且高于栅极沟槽顶部；
11、介质层，位于所述栅极导电材料层、栅极介质层、栅极沟槽和第一导电类型重掺杂层的顶部；
12、第二导电材料层，位于所述体区上，连接所述第一导电类型重掺杂层；
13、接触孔沟槽，位于介质层、第一导电类型重掺杂层和第二导电材料层上；
14、源极金属层，设于所述介质层表面、第一导电类型重掺杂层外侧面、第二导电材料层上表面。
15、一种沟槽栅mos半导体器件的制备方法，包括如下步骤：
16、步骤一、准备衬底；
17、步骤二、在衬底上制备第一导电类型掺杂的第一外延层；
18、步骤三、在第一外延层中形成第二导电类型掺杂的体区；
19、步骤四、在体区上制备硬质掩膜层；
20、步骤五、以硬质掩膜层为掩膜对第一外延层进行刻蚀形成栅极沟槽，所述栅极沟槽穿过体区，底部位于第一外延层中，栅极沟槽的顶部表面和所述第一外延层的顶部表面相平；
21、步骤六、在栅极沟槽的内侧表面形成栅极介质层；
22、步骤七、在栅极沟槽中填充栅极导电材料层，所述栅极导电材料层的上表面高于第一外延层的顶部表面；
23、步骤八、在栅极导电材料层的顶部和栅极导电材料层高于体区部分的侧面制备介质层，制备介质层的过程包括去除硬质掩膜层的步骤；
24、步骤九、栅极沟槽的侧面形成第一导电类型重掺杂层，所述介质层位于第一导电类型重掺杂层的上表面上；
25、步骤十、制备接触孔沟槽；
26、步骤十一、制备第二导电材料层；
27、步骤十二、制备源极金属层，一种沟槽栅mos半导体器件制备完成。
28、本专利技术的有益效果是：
29、1、本专利技术提供了一种沟槽栅mos半导体器件及其制造方法，利用栅极沟槽中栅极导电材料层高于第一导电类型重掺杂层的顶部表面，并运用栅极导电材料层和第一导电类型重掺杂层的氧化速率的差异，重新制造了自对准结构和源极金属层的形成结构，消除了由于光刻等制造过程产生的离散，大大提高了产品一致性和性能。
30、2、本专利技术采用了纵向沟槽的结构，将导电沟道在纵向方向上形成，并在栅极纵向形成导电的源极，从而缩小横向的尺寸，增加了功率密度和降低了基区寄生电阻rb。
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1.一种沟槽栅MOS半导体器件，其特征在于，包括：
2.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述栅极介质层(207)的左侧与位于其左侧的第二导电材料层(203)的距离等于栅极介质层(207)的右侧与位于其右侧的第二导电材料层(203)的距离。
3.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述栅极导电材料层(208)高于第一导电类型重掺杂层(205)部分的表面上包覆有介质层(210)。
4.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述第二导电材料层(203)包括第二水平导电材料层和第二竖直导电材料层，第二竖直导电材料层顶部连接第一导电类型重掺杂层(205)下表面，下部连接第二水平导电材料层，第二水平导电材料层位于体区(202)上、且位于第一导电类型重掺杂层(205)外侧。
5.根据权利要求4所述的一种沟槽栅MOS半导体器件，其特征在于，所述接触孔沟槽(211)包括纵向沟槽和连通纵向沟槽的横向沟槽，纵向沟槽位于介质层(210)外侧壁、第一导电类型重掺杂层(205)外侧壁和第
6.根据权利要求1至5中任意一项所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，包括如下步骤：
7.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤八具体为：采用高温氧化的方法，利用栅极导电材料层(208)的氧化速度快于体区(202)的氧化速度，制备介质层(210)。
8.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤八具体为：在栅极导电材料层(208)的顶部表面做氧化，得到第一介质层；然后去除硬质掩膜层(214)，在第一介质层的侧面和栅极导电材料层(208)的侧面采用spacer工艺制备第二介质层，所述介质层由第一介质层和第二介质层组成。
9.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤七得到的栅极导电材料层(208)的顶部表面高于体区(202)的顶部表面，不高于硬质掩膜层(214)的顶部表面。
...【技术特征摘要】
1.一种沟槽栅mos半导体器件，其特征在于，包括：
2.根据权利要求1所述的一种沟槽栅mos半导体器件，其特征在于，所述栅极介质层(207)的左侧与位于其左侧的第二导电材料层(203)的距离等于栅极介质层(207)的右侧与位于其右侧的第二导电材料层(203)的距离。
3.根据权利要求1所述的一种沟槽栅mos半导体器件，其特征在于，所述栅极导电材料层(208)高于第一导电类型重掺杂层(205)部分的表面上包覆有介质层(210)。
4.根据权利要求1所述的一种沟槽栅mos半导体器件，其特征在于，所述第二导电材料层(203)包括第二水平导电材料层和第二竖直导电材料层，第二竖直导电材料层顶部连接第一导电类型重掺杂层(205)下表面，下部连接第二水平导电材料层，第二水平导电材料层位于体区(202)上、且位于第一导电类型重掺杂层(205)外侧。
5.根据权利要求4所述的一种沟槽栅mos半导体器件，其特征在于，所述接触孔沟槽(211)包括纵向沟槽和连通纵向沟槽的横向沟槽，纵向沟槽位于介质层(210)外侧壁、第一导电...
【专利技术属性】
技术研发人员：余毅，李彦庆，郭同健，何锋赟，
申请(专利权)人：中国科学院长春光学精密机械与物理研究所，
类型：发明
国别省市：
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