【技术实现步骤摘要】
本申请涉及半导体领域，具体而言，涉及一种半导体器件以及半导体器件的制作方法。
技术介绍
1、在umos（u metal oxide semiconductor field effect transistor，u型沟槽金属氧化物半导体场效应晶体管）以及igbt（insulated gate bipolar transistor，绝缘栅双极型晶体管）功率器件中，防静电模块非常关键，esd（electro static discharge，静电释放）过程是处于不同电势的物体之间的静电电荷转移过程，日常生活中静电产生的方式包括摩擦静电，通常是由于不同材料的相互接触摩擦和分离而产生的，esd是指几千伏特的电荷，在极短的时间比如几十纳秒时间内放电，其对器件的损害程度与静电电压高低和能量大小有关，静电的危害属于概率性的发生，不是每次都会造成器件的彻底损坏，但会造成器件的稳定与使用寿命缩短，因此，设计适当的防护装置实属必要。
2、目前，umos或igbt等分立器件的静电防护通常是用多晶硅做成的bjt（bipolarjunction transistor，双极结型晶体管）或二极管结构，但是，使用多晶硅来经典防护的过程中，不仅制作过程较为复杂，而且效果较差。
技术实现思路
1、本申请的主要目的在于提供一种半导体器件以及半导体器件的制作方法，以解决现有技术中的由于静电产生大量电荷导致器件性能较差的问题。
2、根据本专利技术实施例的一个方面，提供了一种半导体器件，所述半导体器件包括
3、可选地，所述第一沟槽栅包括第一栅氧层以及第一栅极，其中，所述第一栅氧层覆盖所述第一沟槽的底部以及侧部；所述第一栅极位于剩余的所述第一沟槽中，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第一栅极与所述第一栅氧层接触，所述第二沟槽栅包括第二栅氧层以及第二栅极，其中，所述第二栅氧层覆盖所述第二沟槽的底部以及侧部；所述第二栅极位于剩余的所述第二沟槽中，且所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极与所述第二栅氧层接触。
4、可选地，所述第一沟槽的深度大于所述第二沟槽的深度。
5、可选地，所述晶体管结构还包括多个间隔设置的第三沟槽栅，所述第三沟槽栅位于所述外延层的所述第一区域内，且所述第三沟槽栅位于所述第一沟槽栅与所述第二沟槽栅之间。
6、可选地，所述半导体器件还包括多个间隔设置的第一阱区、第二阱区、多个间隔设置的第一掺杂区域以及多个间隔设置的第二掺杂区域，其中，多个所述第一阱区分别位于各所述第一沟槽栅的两侧；所述第二阱区位于所述外延层的所述第二区域中，且所述第二阱区位于多个所述第二沟槽栅之间，所述第一阱区与所述第二阱区不接触；各所述第一掺杂区域位于对应的所述第一阱区中，且所述第一掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平；多个所述第二掺杂区域位于所述第二阱区中，且各所述第二掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。
7、可选地，所述第一阱区的厚度与所述第二阱区的厚度相同，所述第一阱区的厚度小于所述第一沟槽栅的厚度，所述第二阱区的厚度大于所述第二沟槽栅的厚度。
8、可选地，所述第一阱区与所述第二阱区的掺杂类型相同，所述第一掺杂区域与所述第二掺杂区域的掺杂类型相同，且所述第一阱区与所述第一掺杂区域的掺杂类型不同。
9、可选地，所述第一掺杂区域包括第一源区，各所述第二沟槽栅两侧的所述第二掺杂区域分别为一个第二源区以及一个漏区。
10、可选地，所述半导体器件还包括介质层、多个间隔设置的第一接触层、多个间隔设置的第二接触层以及多个间隔设置的第三接触层，其中，所述介质层位于所述外延层的远离所述衬底的表面上；各所述第一接触层贯穿所述介质层以及对应的所述第一掺杂区域至对应的所述第一阱区中；各所述第二接触层贯穿所述介质层以及对应的所述第二掺杂区域至所述第二阱区中；各所述第三接触层贯穿所述介质层至所述第二掺杂区域中，且所述第三接触层位于所述第二接触层的靠近所述晶体管结构的一侧。
11、可选地，所述半导体器件还包括多个间隔设置的第三掺杂区域以及多个间隔设置的第四掺杂区域，其中，各所述第三掺杂区域位于对应的所述第一阱区与所述第一掺杂区域之间，且所述第三掺杂区域与对应的所述第一接触层接触；各所述第四掺杂区域位于对应的所述第二阱区与所述第二掺杂区域之间，且所述第四掺杂区域与对应的所述第二接触层接触。
12、可选地，所述第三掺杂区域与所述第一阱区的掺杂类型相同，且所述第三掺杂区域的掺杂浓度大于所述第一阱区的掺杂浓度。
13、根据本专利技术实施例的另一方面，还提供了一种半导体器件的制作方法，所述方法包括：提供层叠的衬底以及预备外延层，所述预备外延层包括第一区域以及位于所述第一区域周围的第二区域；去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，剩余的所述预备外延层形成外延层，基底包括所述外延层与所述衬底；在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，晶体管结构包括多个所述第一沟槽栅，静电释放结构包括多个所述第二沟槽栅，且所述第二沟槽栅接地。
14、可选地，去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，包括：去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的所述第一沟槽以及多个间隔设置的第三沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的所述第二沟槽，所述第三沟槽位于所述第一沟槽与所述第二沟槽之间。
15、可选地，所述第三沟槽的深度与所述第二沟槽的深度相同。
16、可选地，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，包括：在所述第一沟槽的裸露表面上形成第一栅氧层，在所述第二沟槽的裸露表面上形成第二栅氧层，且在所述第三沟槽的裸露表面上形成第三栅氧层；在所述第一栅氧层裸露表面上形成第一栅极，在所述第二栅氧层的裸露表面上形成第二栅极，在所述第三栅氧层的裸露表面上形成第三栅极，且所述第一栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第二栅极的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第三栅极的远离所述衬底的表面与所述外延本文档来自技高网...
【技术保护点】
1.一种半导体器件，其特征在于，所述半导体器件包括：
2.根据权利要求1所述的半导体器件，其特征在于，
3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟槽的深度大于所述第二沟槽的深度。
4.根据权利要求1所述的半导体器件，其特征在于，所述晶体管结构还包括：
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：
6.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区的厚度与所述第二阱区的厚度相同，所述第一阱区的厚度小于所述第一沟槽栅的厚度，所述第二阱区的厚度大于所述第二沟槽栅的厚度。
7.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区与所述第二阱区的掺杂类型相同，所述第一掺杂区域与所述第二掺杂区域的掺杂类型相同，且所述第一阱区与所述第一掺杂区域的掺杂类型不同。
8.根据权利要求5所述的半导体器件，其特征在于，所述第一掺杂区域包括第一源区，各所述第二沟槽栅两侧的所述第二掺杂区域分别为一个第二源区以及一个漏区。
9.根据权利要求5所述的半导体器件，
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：
11.根据权利要求10所述的半导体器件，其特征在于，所述第三掺杂区域与所述第一阱区的掺杂类型相同，且所述第三掺杂区域的掺杂浓度大于所述第一阱区的掺杂浓度。
12.一种半导体器件的制作方法，其特征在于，所述方法包括：
13.根据权利要求12所述的方法，其特征在于，去除所述第一区域内的部分所述预备外延层，形成多个间隔设置的第一沟槽，且去除所述第二区域内的部分所述预备外延层，形成多个间隔设置的第二沟槽，包括：
14.根据权利要求13所述的方法，其特征在于，所述第三沟槽的深度与所述第二沟槽的深度相同。
15.根据权利要求13所述的方法，其特征在于，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅，包括：
16.根据权利要求13所述的方法，其特征在于，在各所述第一沟槽中形成第一沟槽栅，在各所述第二沟槽中形成第二沟槽栅之后，所述方法还包括：
17.根据权利要求16所述的方法，其特征在于，在对所述第二阱区的部分进行所述第二离子注入，得到多个间隔设置的第二掺杂区域之后，所述方法还包括：
18.根据权利要求17所述的方法，其特征在于，在去除部分所述预备介质层，得到多个间隔设置的第四沟槽、第五沟槽以及第六沟槽之后，在各所述第四沟槽、所述第五沟槽以及所述第六沟槽中沉积金属材料，分别得到第一接触层、第二接触层以及第三接触层之前，所述方法还包括：
...【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：
2.根据权利要求1所述的半导体器件，其特征在于，
3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟槽的深度大于所述第二沟槽的深度。
4.根据权利要求1所述的半导体器件，其特征在于，所述晶体管结构还包括：
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：
6.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区的厚度与所述第二阱区的厚度相同，所述第一阱区的厚度小于所述第一沟槽栅的厚度，所述第二阱区的厚度大于所述第二沟槽栅的厚度。
7.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区与所述第二阱区的掺杂类型相同，所述第一掺杂区域与所述第二掺杂区域的掺杂类型相同，且所述第一阱区与所述第一掺杂区域的掺杂类型不同。
8.根据权利要求5所述的半导体器件，其特征在于，所述第一掺杂区域包括第一源区，各所述第二沟槽栅两侧的所述第二掺杂区域分别为一个第二源区以及一个漏区。
9.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：
11.根据权利要求10所述的半导体器件，其特征在于，所述...
【专利技术属性】
技术研发人员：陈晓妍，朱敏，陈立业，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：
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