数控延时线校准电路及校准方法技术

本发明专利技术公开了一种数控延时线校准电路及校准方法，校准电路包括：结构相同的第一数控延时线和第二数控延时线、鉴相器以及相位校准算法单元，第二数控延时线产生延时时钟信号；鉴相器产生表征相位关系的表征信号；相位校准算法单元对第二数控延时线进行校准，第一数控延时线基于校准完成所对应的控制字进行校准。根据本发明专利技术的数控延时线校准电路及校准方法，通过第二数控延时线、精准的参考时钟信号以及鉴相器和相位校准算法单元对第二数控延时线进行实时校准，得到对第二数控延时线校准完成后的控制字，并通过该控制字对第一数控延时线进行校准，从而避免在burst mode相位编码通信场景下，第一数控延时线长时间无校准造成解码失败。

【技术实现步骤摘要】

本专利技术是关于集成电路领域，特别是关于一种数控延时线校准电路及校准方法。

技术介绍

1、数控延时线(dcdl)被广泛应用于相位对齐、相位调整电路及应用当中，它的作用是通过改变数字控制字控制改变数控延时线的延时长度，实现相位对齐和相位调整的目的，其被广泛用于频率合成、时钟数据恢复等领域。

2、为获取目标延时长度，数控延时线需要经过负反馈校准，通过负反馈的环路实现延时线和校准参考源的相位对齐并最终获得目标长度。

3、在数控延时线校准环路中，为满足校准的稳定性，环路中需要低通滤波电路来限制环路带宽，同时会限制校准的速率。校准速率取决于环路的带宽，需要在稳定性和校准速率中进行折中，增加了低通滤波电路及数控延时线的校准环路的设计复杂度。

4、数控延时线中常用的校准环路为延时锁相环(dll)，其结构如图1所示。参考时钟通过数控延时线产生延时时钟，参考时钟沿与延时时钟沿在鉴相器pd取差值并转为数字信号，然后经过数字滤波器dlf构成负反馈环路来调节数控延时线。环路锁定之后，数控延时线的延时时钟的延时相位与参考时钟沿对齐。

本文档来自技高网...

【技术保护点】

1.一种数控延时线校准电路，其特征在于，包括：

2.如权利要求1所述的数控延时线校准电路，其特征在于，所述鉴相器包括第一分频器、第二分频器、第一逻辑单元电路、第二逻辑单元电路和逻辑运算单元；

3.如权利要求2所述的数控延时线校准电路，其特征在于，所述鉴相器还包括第一延迟单元和/或第二延迟单元，所述第一延迟单元的输入端与第一分频器的输出端相连，所述第一延迟单元的输出端与第一逻辑单元电路的D输入端相连，所述第二延迟单元的输入端与第二分频器的输出端相连，所述第二延迟单元的输出端与第二逻辑单元电路的D输入端相连。

4.如权利要求1所述的数控延时线校准电路，其特...

【技术特征摘要】

1.一种数控延时线校准电路，其特征在于，包括：

2.如权利要求1所述的数控延时线校准电路，其特征在于，所述鉴相器包括第一分频器、第二分频器、第一逻辑单元电路、第二逻辑单元电路和逻辑运算单元；

3.如权利要求2所述的数控延时线校准电路，其特征在于，所述鉴相器还包括第一延迟单元和/或第二延迟单元，所述第一延迟单元的输入端与第一分频器的输出端相连，所述第一延迟单元的输出端与第一逻辑单元电路的d输入端相连，所述第二延迟单元的输入端与第二分频器的输出端相连，所述第二延迟单元的输出端与第二逻辑单元电路的d输入端相连。

4.如权利要求1所述的数控延时线校准电路，其特征在于，所述校准电路还包括存储模块，所述存储模块用于存储对第二数控延时线完成校准所对应的控制字。

5.如权利要求1所述的数控延时线校准电路，其特征在于，所述第一数控延时线设置有串联的两个及以上和/或第二数控延时线设置有串联的两个及以上。

6.如权利要求2所述的数...

【专利技术属性】
技术研发人员：王文铮，李东宇，张林，宋红东，
申请(专利权)人：思瑞浦微电子科技上海有限责任公司，
类型：发明
国别省市：