【技术实现步骤摘要】
本专利技术涉及人工智能，尤其涉及一种单边控制的存内计算电路及存储器。
技术介绍
1、随着摩尔定律的放缓和冯诺依曼体系结构长期存在的“存储墙”缺陷，计算机芯片无法在保持优良的功耗和尺寸的前提下持续的提升性能，面对一系列挑战，存算一体架构被提出以延续芯片性能的提升。存算一体将存储单元与计算单元合为一体，省去了中间数据的搬运环节，因而消除了数据搬运带来的延迟和功耗，极大提升了能效。当前存内计算面临诸多难题等待解决，例如有限的噪声容限、读干扰写、周边电路造成的面积和功耗开销等等。
2、针对于单比特神经网络而言，尽管其牺牲了识别的准确率，但是其对神经网络模型的数据量进行了很大的压缩，减少了数据的传输量，提升了能耗效率。为进一步减少开销与提升能效，一种将输入数据量化为“0/1”，权重数据量化为“+1/-1”的修正的单比特神经网络被提出。随着各种神经网络的网络运算深度的不断进行，在不同的全连接层中乘法结果的分布呈现出稀疏性。
技术实现思路
1、本专利技术的目的在于提供一种单边控制的存内计算电路及存储器，采用本申请的单边控制的存内计算电路进行单边读取，减小了在位线上的功耗损失。
2、为解决上述技术问题，本专利技术采用如下技术方案：
3、本专利技术实施例的一方面提供了一种单边控制的存内计算电路，所述存内计算电路包括：存储电路，所述存储电路用于存储数据；第一读写电路和第二读写电路，所述第一读写电路分别连接第一字线、第一位线和所述存储电路的第一存储端，所述第一读写电路
4、在一些实施例中，所述第一读写电路包括连接所述存储电路的第一存储端的第一选择开关和第一读写开关，以及连接所述第一选择开关和第一读写开关的第一读写控制开关；所述第二读写电路包括连接所述存储电路的第二存储端的第二选择开关和第二读写开关，以及连接所述第二选择开关和第二读写开关的第二读写控制开关；所述第一选择开关和所述第二选择开关均接收控制信号，所述第一选择开关根据所述控制信号向所述第一读写控制开关的控制端输出高电平信号或输出存储电路的第一存储端的数据信号，所述第一读写控制开关的控制端在接收到高电平信号时控制第一字线与所述第一读写开关的控制端连接，所述第一读写开关的控制端在接收到高电平信号时控制第一位线与存储电路的第一存储端连接；所述第二选择开关根据所述控制信号向所述第二读写控制开关的控制端输出高电平信号或输出存储电路的第二存储端的数据信号，所述第二读写控制开关的控制端在接收到高电平信号时控制第二字线与所述第二读写开关的控制端连接，所述第二读写开关的控制端在接收到高电平信号时控制第二位线与存储电路的第二存储端连接。
5、在一些实施例中，所述第一选择开关包括第一pmos管和第一nmos管，所述第一pmos管的栅极和所述第一nmos管的栅极均用于接收控制信号，所述第一pmos管的源极用于接收高电平信号，所述第一nmos管的源极连接所述存储电路的第一存储端，所述第一pmos管的漏极连接所述第一nmos管的漏极和所述第一读写控制开关的控制端；所述第二选择开关包括第二pmos管和第二nmos管，所述第二pmos管的栅极和所述第二nmos管的栅极均用于接收控制信号，所述第二pmos管的源极用于接收高电平信号，所述第二nmos管的源极连接所述存储电路的第二存储端，所述第二pmos管的漏极连接所述第二nmos管的漏极和所述第二读写控制开关的控制端。
6、在一些实施例中，所述第一读写控制开关采用第三nmos管，所述第二读写控制开关采用第四nmos管。
7、在一些实施例中，所述第一读写开关采用第五nmos管，所述第二读写开关采用第六nmos管。
8、在一些实施例中，所述存储电路包括第一存储pmos管、第二存储pmos管、第一存储nmos管和第二存储nmos管，所述第一存储pmos管的源极和所述第二存储pmos管的源极均接收高电平信号，所述第一存储nmos管的源极和所述第二存储nmos管的源极均接收低电平信号，所述第一存储pmos管的栅极连接所述第一存储nmos管的栅极、所述第二存储pmos管的漏极、所述第二存储nmos管的漏极和所述第二nmos管的源极，所述第二存储pmos管的栅极连接所述第二存储nmos管的栅极、所述第一存储pmos管的漏极、所述第一存储nmos管的漏极和所述第一nmos管的源极。
9、在一些实施例中，在所述存储电路的第一存储端写入高电平数据、以及第二存储端写入低电平数据时，则将所述第二位线放电至低电平信号，所述控制信号输入低电平信号；在所述存储电路的第二存储端写入高电平数据、以及第一存储端写入低电平数据时，则将所述第一位线放电至低电平信号，所述控制信号输入低电平信号。
10、在一些实施例中，读取数据时，将所述控制信号输入高电平信号，所述第一读写电路或所述第二读写电路进行单边读取操作。
11、本专利技术实施例的一方面提供了一种存储器，所述存储器包括如上所述的存内计算电路。
12、根据本专利技术实施例的一种单边控制的存内计算电路及存储器，至少具有如下有益效果：本申请可以进行单边控制读写，当存储电路的第一存储端为高电平时，电路工作在第一存储端读取，第一位线上会产生一个充电电流，而第二位线上不消耗任何电流；同理，当存储电路的第二存储端为高电平时，电路工作在第二存储端读取，第二位线上会产生一个充电电流，而第一位线上不消耗任何电流。通过这种单边读取的方式，相较于传统的6tsram-cim设计可以有效减少位线上的电流消耗，并且应用本申请的单边控制的存内计算电路不需要在软件算法层面额外的预先确定输入权重乘法结果分布。
13、应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。
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1.一种单边控制的存内计算电路，其特征在于，所述存内计算电路包括：
2.根据权利要求1所述的存内计算电路，其特征在于，所述第一读写电路包括连接所述存储电路的第一存储端的第一选择开关和第一读写开关，以及连接所述第一选择开关和第一读写开关的第一读写控制开关；
3.根据权利要求2所述的存内计算电路，其特征在于，所述第一选择开关包括第一PMOS管和第一NMOS管，所述第一PMOS管的栅极和所述第一NMOS管的栅极均用于接收控制信号，所述第一PMOS管的源极用于接收高电平信号，所述第一NMOS管的源极连接所述存储电路的第一存储端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极和所述第一读写控制开关的控制端；
4.根据权利要求3所述的存内计算电路，其特征在于，所述第一读写控制开关采用第三NMOS管，所述第二读写控制开关采用第四NMOS管。
5.根据权利要求4所述的存内计算电路，其特征在于，所述第一读写开关采用第五NMOS管，所述第二读写开关采用第六NMOS管。
6.根据权利要求5所述的存内计算电路，其特征在于，所述存储电路包括
7.根据权利要求6所述的存内计算电路，其特征在于，在所述存储电路的第一存储端写入高电平数据、以及第二存储端写入低电平数据时，则将所述第二位线放电至低电平信号，所述控制信号输入低电平信号；
8.根据权利要求6所述的存内计算电路，其特征在于，读取数据时，将所述控制信号输入高电平信号，所述第一读写电路或所述第二读写电路进行单边读取操作。
9.一种存储器，其特征在于，所述存储器包括如权利要求1至8任一项所述的存内计算电路。
...【技术特征摘要】
1.一种单边控制的存内计算电路，其特征在于，所述存内计算电路包括：
2.根据权利要求1所述的存内计算电路，其特征在于，所述第一读写电路包括连接所述存储电路的第一存储端的第一选择开关和第一读写开关，以及连接所述第一选择开关和第一读写开关的第一读写控制开关；
3.根据权利要求2所述的存内计算电路，其特征在于，所述第一选择开关包括第一pmos管和第一nmos管，所述第一pmos管的栅极和所述第一nmos管的栅极均用于接收控制信号，所述第一pmos管的源极用于接收高电平信号，所述第一nmos管的源极连接所述存储电路的第一存储端，所述第一pmos管的漏极连接所述第一nmos管的漏极和所述第一读写控制开关的控制端；
4.根据权利要求3所述的存内计算电路，其特征在于，所述第一读写控制开关采用第三nmos管，所述第二读写控制开关采用第四nmos管。
5.根据权利要求4所述的存内计算电路，其特征在于，所述第一读写开关采用第五nmos管，所述第二读写开关采用第六nmos管。
6.根据权利要求5所述的存内计算电路，其特征在于，所述存储电路...
【专利技术属性】
技术研发人员：游恒，詹子骁，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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