【技术实现步骤摘要】
本专利技术涉及集成电路，尤其涉及io电路及芯片。
技术介绍
1、数模混合芯片一般包括io(input/output，输入输出)端口。io端口包括pad本体和esd(electro static discharge，静电泄放)器件。pad本体与esd保护器件连接，esd器件形成放电通路，将esd电流泄放掉，避免esd电流对芯片造成不可逆的损害。相关技术中，pad本体到esd保护器件的连线路径上容易出现烧毁的情况，导致esd保护能力减弱。
技术实现思路
1、本专利技术提供了一种io电路及芯片，以改善pad本体到esd保护器件的连线路径的版图设计缺陷，从而降低pad本体到esd保护器件的连线路径上发生故障的可能性，提升esd保护能力。
2、根据本专利技术的一方面，提供了一种io电路，包括：
3、第一金属层，位于esd保护器件的上方；所述esd保护器件的连接端子引至所述第一金属层中；
4、第二金属层，位于所述第一金属层远离所述esd保护器件的一侧；所述第二金属层包括第二梳状结构，所述第二梳状结构包括第二基部和多条第二梳条；
5、第一走线层，位于所述第二金属层远离所述第一金属层的一侧；所述第一走线层包括第一梳状结构，所述第一梳状结构包括第一基部和多条第一梳条，所述第一基部与所述第二基部相对设置，所述第一梳条与所述第二梳条相对设置；
6、所述第一基部通过第三通孔与所述第二基部电连接，所述第一梳条通过所述第二通孔与对应的所述第二梳条电连
7、pad本体，位于所述第一走线层远离所述第二金属层的一侧；所述pad本体的一端与所述第一基部电连接。
8、可选地，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
9、所述第一静电释放走线构成所述第一基部，与所述第一静电释放走线相邻的所述第一电源走线的第一部分结构构成所述多条第一梳条。
10、可选地，与所述第一静电释放走线相邻的所述第一电源走线的第二部分结构构成第三梳状结构，所述第三梳状结构与所述第一梳状结构构成第一叉指结构；
11、所述第三梳状结构包括第三基部和多条第三梳条，所述第三梳条的宽度小于所述第一梳条的宽度。
12、可选地，与所述第一静电释放走线相邻的所述第一电源走线为第一条所述第一电源走线，与第一条所述第一电源走线相邻的所述第一电源走线为第二条所述第一电源走线；
13、第一条所述第一电源走线的第三部分结构与第二条所述第一电源走线的部分结构构成第四梳状结构，所述第四梳状结构与所述第一梳状结构构成第二叉指结构；
14、所述第四梳状结构包括第四基部和多条第四梳条，所述第四梳条的宽度小于所述第一梳条的宽度。
15、可选地，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
16、由所述第一静电释放走线和，与所述第一静电释放走线相邻的所述第一电源走线的第四部分结构构成所述第一基部；
17、由与所述第一静电释放走线相邻的所述第一电源走线的第五部分结构构成所述多条第一梳条。
18、可选地，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
19、所述io电路还包括在所述第一走线层与所述pad本体之间依次设置的第二走线层至第n走线层，n为大于或等于3的正整数；
20、第m走线层包括第m静电释放走线和多条第m电源走线；m为大于或等于2，且小于或等于n的正整数；
21、所述第m静电释放走线与所述第一静电释放走线相对设置，所述第m电源走线与所述第一电源走线相对设置；
22、所述pad本体的一端依次通过第n静电释放走线至第二静电释放走线与所述第一基部电连接。
23、可选地，所述第二梳条通过所述第一通孔与所述第一金属层中的金属线电连接，所述金属线与所述第二梳条相对设置。
24、可选地，所述第一基部的垂直投影与所述金属线的垂直投影不交叠；所述第一梳条的长度小于所述金属线的长度，所述金属线的长度小于所述第二梳条的长度。
25、可选地，所述金属线通过第四通孔与所述esd保护器件的连接端子电连接；用于设置所述第四通孔的第四孔区域的垂直投影与所述第一孔区域的垂直投影存在交叠。
26、可选地，所述第一梳条与所述第二梳条一一对应；所述第二梳条与所述金属线一一对应。
27、根据本专利技术的另一方面，提供了一种芯片，包括如上一方面所述的io电路。
28、本专利技术实施例的技术方案，io电路包括pad本体、esd保护器件、第一金属层、第二金属层和第一走线层；第一金属层位于esd保护器件的上方；esd保护器件的连接端子引至第一金属层中；第二金属层位于第一金属层远离esd保护器件的一侧；第二金属层包括第二梳状结构，第二梳状结构包括第二基部和多条第二梳条；第一走线层位于第二金属层远离第一金属层的一侧；pad本体位于第一走线层远离第二金属层的一侧。
29、在此基础上，通过设置第一走线层包括第一梳状结构，第一梳状结构包括第一基部和多条第一梳条，第一基部与第二基部相对设置，第一梳条与第二梳条相对设置；第一基部通过第三通孔与第二基部电连接，第一梳条通过第二通孔与对应的第二梳条电连接，第二梳条通过第一通孔与第一金属层电连接；用于设置第二通孔的第二孔区域的垂直投影，与用于设置第一通孔的第一孔区域的垂直投影存在交叠；pad本体的一端与第一基部电连接。从而使得在pad本体到esd保护器件的连线路径上，局部走线处不再只有单层金属连线，而是始终至少有两层金属连线，从而改善了连线路径上局部走线总宽度出现瓶颈的情况，也即改善了pad本体到esd保护器件的连线路径的版图设计缺陷，从而降低了连线路径上发生电迁移效应导致烧毁的可能性，降低了pad本体到esd保护器件的连线路径上发生故障的可能性，提升了esd保护能力。
30、应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
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1.一种IO电路，其特征在于，包括：
2.根据权利要求1所述的IO电路，其特征在于，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
3.根据权利要求2所述的IO电路，其特征在于，与所述第一静电释放走线相邻的所述第一电源走线的第二部分结构构成第三梳状结构，所述第三梳状结构与所述第一梳状结构构成第一叉指结构；
4.根据权利要求2所述的IO电路，其特征在于，与所述第一静电释放走线相邻的所述第一电源走线为第一条所述第一电源走线，与第一条所述第一电源走线相邻的所述第一电源走线为第二条所述第一电源走线；
5.根据权利要求1所述的IO电路，其特征在于，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
6.根据权利要求1所述的IO电路，其特征在于，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
7.根据权利要求1所述的IO电路，其特
8.根据权利要求7所述的IO电路，其特征在于，所述第一基部的垂直投影与所述金属线的垂直投影不交叠；所述第一梳条的长度小于所述金属线的长度，所述金属线的长度小于所述第二梳条的长度。
9.根据权利要求7所述的IO电路，其特征在于，所述金属线通过第四通孔与所述ESD保护器件的连接端子电连接；用于设置所述第四通孔的第四孔区域的垂直投影与所述第一孔区域的垂直投影存在交叠。
10.一种芯片，其特征在于，包括如权利要求1-9任一项所述的IO电路。
...【技术特征摘要】
1.一种io电路，其特征在于，包括：
2.根据权利要求1所述的io电路，其特征在于，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
3.根据权利要求2所述的io电路，其特征在于，与所述第一静电释放走线相邻的所述第一电源走线的第二部分结构构成第三梳状结构，所述第三梳状结构与所述第一梳状结构构成第一叉指结构；
4.根据权利要求2所述的io电路，其特征在于，与所述第一静电释放走线相邻的所述第一电源走线为第一条所述第一电源走线，与第一条所述第一电源走线相邻的所述第一电源走线为第二条所述第一电源走线；
5.根据权利要求1所述的io电路，其特征在于，所述第一走线层包括一条第一静电释放走线和多条第一电源走线，所述第一静电释放走线与所述第一电源走线的延伸方向相同；
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【专利技术属性】
技术研发人员：廖锦强，梁洁，罗庆峰，
申请(专利权)人：国民技术股份有限公司，
类型：发明
国别省市：
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