【技术实现步骤摘要】
本专利技术属于数字电路，具体涉及一种多输入组合逻辑门的分解方法。
技术介绍
1、逻辑综合(logic synthesis)是数字电路设计中至关重要的领域，它涉及将高级的逻辑描述转化为门级网表。在逻辑综合工艺相关优化阶段，电路已经被映射成门级网表。重定时(retiming)作为优化时序逻辑的重要手段之一，在这一阶段起着重要的作用。重定时优化电路时序的原理在于，通过移动寄存器重新分配寄存器到寄存器之间的组合逻辑级数，让各个寄存器到寄存器路径的组合逻辑延时趋于均衡，从而提升电路的最高频率。由于重定时仅仅重新分配各个寄存器到寄存器路径的组合逻辑级数，无法减少总的组合逻辑延时。因此在重定时的过程中，可以结合组合逻辑重构减少组合逻辑延时，来达到更优的时序优化效果。
2、已有的方法往往采用l-value这一概念来结合重定时和组合逻辑重构。这种方法首先在电路中切割出打算进行优化的子电路，然后将子电路内部的寄存器移动到子电路的输入端。接着计算出子电路输入端对应的l-value，并使用l-value替换到达时间(arrivetime)，之后对子电路进行组合逻辑重构。结束后再根据l-value将寄存器重新移回子电路。采用l-value结合重定时和组合逻辑重构的方法对电路的改动较大，耗时较长。而且这种方法的基本思想之一是，使用l-value预测寄存器经过重定时后的最终位置，这种预测有着很大的不准确性，因此在实际使用中往往达不到很好的时序优化效果。
技术实现思路
1、为了解决现有技术中存在的上述
2、本专利技术提供了一种多输入组合逻辑门的分解方法，包括：
3、步骤1：获取多输入组合逻辑门的布尔函数和时序关键输入端；
4、步骤2：根据所述布尔函数和所述时序关键输入端，判断所述多输入组合逻辑门是否能够分解；
5、步骤3：对于能够分解的多输入组合逻辑门，对所述布尔函数进行香农展开，得到第一布尔函数；
6、步骤4：根据所述第一布尔函数，利用新的组合逻辑门代替所述多输入组合逻辑门，实现所述多输入组合逻辑门的分解，其中，所述新的组合逻辑门至少包括一个两输入组合逻辑门。
7、在本专利技术的一个实施例中，所述步骤2包括：
8、步骤2.1：根据所述布尔函数和所述时序关键输入端，确定所述时序关键输入端输入信号为0和1时，所述布尔函数的真值表；
9、步骤2.2：根据所述真值表，判断所述多输入组合逻辑门是否属于能够分解的情形。
10、在本专利技术的一个实施例中，所述多输入组合逻辑门能够分解的情形，包括：
11、情形1：所述时序关键输入端的输入为0时，所述布尔函数的值恒等于1；
12、情形2：所述时序关键输入端的输入为1时，所述布尔函数的值恒等于1；
13、情形3：所述时序关键输入端的输入为0时，所述布尔函数的值恒等于0；
14、情形4：所述时序关键输入端的输入为1时，所述布尔函数的值恒等于0；
15、情形5：所述时序关键输入端的输入为0时的所述布尔函数的值恒等于所述时序关键输入端的输入为1时的所述布尔函数的值取非后的值。
16、在本专利技术的一个实施例中，所述第一布尔函数的表达式为：
17、f1(a,f2(b,c,…))；
18、其中，f1(·)为第一布尔函数，a表示多输入组合逻辑门的时序关键输入端，b,c,…表示多输入组合逻辑门中除去时序关键输入端的其余输入端；f2(·)为第二布尔函数，变量由其余输入端构成。
19、在本专利技术的一个实施例中，所述两输入组合逻辑门的其中一个输入端为所述时序关键输入端。
20、在本专利技术的一个实施例中，当所述多输入组合逻辑门属于情形1时，所述第一布尔函数为：！(a·f2(b,c,…))，第二布尔函数为：f(1,b,c,…)；
21、当所述多输入组合逻辑门属于情形2时，所述第一布尔函数为：a+f2(b,c,…)，第二布尔函数为：f(0,b,c,…)；
22、当所述多输入组合逻辑门属于情形3时，所述第一布尔函数为：a·f2(b,c,…)，第二布尔函数为：f(1,b,c,…)；
23、当所述多输入组合逻辑门属于情形4时，所述第一布尔函数为：！(a+f2(b,c,…))，第二布尔函数为：f(0,b,c,…)；
24、当所述多输入组合逻辑门属于情形5时，所述第一布尔函数为：第二布尔函数为：f(0,b,c,…)；
25、其中，·表示逻辑与运算，！表示逻辑非运算，+表示逻辑或运算，表示逻辑异或运算，f(·)表示多输入组合逻辑门的布尔函数。
26、在本专利技术的一个实施例中，所述步骤4包括：
27、步骤4.1：根据所述第一布尔函数，确定两输入组合逻辑门；
28、步骤4.2：根据所述第二布尔函数，利用映射工具进行映射，得到其余输入端对应的其余组合逻辑门；
29、步骤4.3：将所述两输入组合逻辑门和所述其余组合逻辑门作为新的组合逻辑门代替所述多输入组合逻辑门。
30、与现有技术相比，本专利技术的有益效果在于：
31、本专利技术的多输入组合逻辑门的分解方法，基于香农展开将延时较大的多输入组合逻辑门分解成延时较小的两输入组合逻辑门和其余组合逻辑门逻辑。这种基于香农展开对电路进行组合逻辑重构的方式对电路改动较小，仅仅分解了一个多输入组合逻辑门，而且香农展开的计算量小。本专利技术的方法可以与逻辑综合中的重定时优化结合，可以更简单、更高效地优化电路的时序，还可以避免使用l-value预测寄存器最终位置的不准确性，更确切地优化电路时序。
32、上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
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1.一种多输入组合逻辑门的分解方法，其特征在于，包括：
2.根据权利要求1所述的多输入组合逻辑门的分解方法，其特征在于，所述步骤2包括：
3.根据权利要求2所述的多输入组合逻辑门的分解方法，其特征在于，所述多输入组合逻辑门能够分解的情形，包括：
4.根据权利要求3所述的多输入组合逻辑门的分解方法，其特征在于，所述第一布尔函数的表达式为：
5.根据权利要求4所述的多输入组合逻辑门的分解方法，其特征在于，所述两输入组合逻辑门的其中一个输入端为所述时序关键输入端。
6.根据权利要求4所述的多输入组合逻辑门的分解方法，其特征在于，
7.根据权利要求5所述的多输入组合逻辑门的分解方法，其特征在于，所述步骤4包括：
【技术特征摘要】
1.一种多输入组合逻辑门的分解方法，其特征在于，包括：
2.根据权利要求1所述的多输入组合逻辑门的分解方法，其特征在于，所述步骤2包括：
3.根据权利要求2所述的多输入组合逻辑门的分解方法，其特征在于，所述多输入组合逻辑门能够分解的情形，包括：
4.根据权利要求3所述的多输入组合逻辑门的分解方法，其特征在...
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