【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域，特别是涉及一种mos晶体管；本专利技术还涉及一种mos晶体管的制造方法。
技术介绍
1、许多集成电路芯片设计中，芯片内部电路经常需要使用到高于标准工艺平台所支持的工作电压，例如在2.5od3.3v io工艺平台中，内部高压电路有可能需要使用到 5v或更高的电压，标准的2.5v器件根据可靠性要求是没有办法传输高于3.6v电压的。这类芯片有微控制器的嵌入式非易失性存储器(nvm)和外设驱动模块；射频(rf)功率电路,以及控制类芯片的升压或高电压传输模块。针对这种应用目前业界有两种主流的解决办法：
2、现有第一种改进方法为，在原有工艺中引入较厚栅氧化膜的高压mos晶体管器件，以提高器件的耐压特性。如图1所示，是现有第一种提高耐压的mos晶体管的剖面结构示意图；以nmos为例：
3、在半导体衬底如硅衬底101形成有p阱102。
4、有源区通过形成于硅衬底101上的场氧如浅沟槽隔离103定义。
5、栅极结构由栅氧化层104和多晶硅栅105叠加而成。通过增加栅氧化层104的厚度来增加器件的耐压。
6、在栅极结构的两侧的p阱102的表面自对准形成有轻掺杂漏区(ldd)106。
7、在所述栅极结构的侧面还形成有侧墙107。
8、在所述栅极结构的两侧的侧墙107的侧面自对准形成有源区108和漏区109。
9、现有第二种改进方法为，在采用原有器件栅氧化层的基础上通过器件结构的改动形成可耐高压的ldmos。如图2所示，
10、在半导体衬底如硅衬底201形成有p阱202。
11、有源区通过形成于硅衬底201上的场氧如浅沟槽隔离203定义。
12、栅极结构由栅氧化层205和多晶硅栅206叠加而成。这里的栅氧化层205设置为和标准nmos的栅氧化层的厚度相同。
13、在栅极结构的第一侧面外的p阱202的表面自对准形成有轻掺杂漏区207。
14、在所述栅极结构的侧面还形成有侧墙208。
15、在所述栅极结构的第一侧面的侧墙208的侧面自对准形成有源区209。
16、在所述p阱202中还形成有n型掺杂的漂移区204，漏区210形成于漂移区204中。在漏区210和所述栅极结构的第二侧面的侧墙208之间的所述漂移区204中还形成有漂移区场氧203a。
17、上述两种解决方案，是目前比较常见的提供耐压和传输高压两种方法，但并不完全令人满意，原因主要有：
18、现有第一种提高耐压的mos晶体管结构中，由于需要较厚的栅氧化层形成高压mos器件，显著增加了工艺步骤，通常需要3-5块额外的掩膜层引入到现有的mos 工艺流程中，增加了工艺的复杂度和热履历，可能改变了其它器件的特性，使原有平台的ip模块兼容变差。
19、现有第二种提高耐压的mos晶体管结构中，尽管可采用原有器件的栅氧介，但由于器件结构发生显著变法，在漏端引入了额外的场氧化隔离即漂移区场氧203a，从而显著增加器件面积，另外由于漏端需要形成额外的漂移区204，所以需要一道额外的掩膜层进行注入掺杂。
20、上述两种现有改进方法都有额外的掩膜层引入，不但增加了工艺流程的复杂度，而且还显著增加了器件面积，这些都会带来生产成本，降低产品的竞争力。此外，在先进工艺的制造过程中，这些额外掩模层的引入热履历和刻蚀步骤，会显著影响现有 ip模块的的兼容性，甚至使原有ip模块失效。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种mos晶体管，不需要增加栅介质层的厚度以及不需要增加漂移区和漂移区场氧即可增加器件的耐压能力，有利于实现多种不同耐压的mos晶体管的集成制作，能降低工艺复杂度和成本，不会为各种不同耐压的mos 晶体管带来额外的热履历并从而使器件的性能稳定，还能降低器件的面积，提高工艺平台的ip模块的兼容性。为此，本专利技术还提供一种mos晶体管的制造方法。
2、为解决上述技术问题，本专利技术提供的mos晶体管包括：
3、第二导电类型掺杂的第一阱区，形成在半导体衬底的选定区域中。
4、栅极结构，形成于所述第一阱区的选定区域的表面上且所述栅极结构由栅介质层和栅极导电材料层叠加而成。
5、由第一导电类型的轻掺杂漏区组成的源端轻掺杂漏区和漏端轻掺杂漏区，所述源端轻掺杂漏区和所述栅极结构的第一侧面自对准，所述漏端轻掺杂漏区和所述栅极结构的第二侧面自对准。
6、侧墙，自对准形成在所述栅极结构的第一侧面和第二侧面上。
7、由第一导电类型重掺杂的源漏注入区组成的源区和漏区，所述源区和所述栅极结构的第一侧面上的所述侧墙的侧面自对准，所述源区的结深大于所述源端轻掺杂漏区的结深，所述源端轻掺杂漏区的有效横向长度由所述侧墙的宽度确定。
8、所述漏区和所述栅极结构的第二侧面上的所述侧墙的侧面具有第一间隔，所述漏区的结深大于所述漏端轻掺杂漏区的结深，所述漏端轻掺杂漏区的有效横向长度由所述侧墙的宽度和所述第一间距的和确定。
9、第一介质层覆盖位于所述栅极结构的第二侧面的所述侧墙和所述漏区之间的所述漏端轻掺杂漏区的表面上。
10、在保持所述栅介质层的厚度不变的条件下，通过调节所述第一间距调节mos晶体管的耐压大小，所述第一间距越大，所述mos晶体管的耐压越大。
11、进一步的改进是，在同一所述半导体衬底上同时集成有多个所述第一间距不同的所述mos晶体管，以在所述半导体衬底上同时集成多种耐压的所述mos晶体管。
12、进一步的改进是，各种耐压的所述mos晶体管中，所述栅介质层、所述第一阱区、所述第一导电类型轻掺杂漏区的工艺结构都相同且由耐压最低的所述mos晶体管的耐压值确定。
13、进一步的改进是，在同一所述半导体衬底上同时集成有2个所述第一间距不同的所述mos晶体管，以在所述半导体衬底上同时集成2种耐压的所述mos晶体管；
14、耐压最低的所述mos晶体管的所述第一间距为0nm，所述漏端轻掺杂漏区的有效横向长度由所述侧墙的宽度确定。
15、进一步的改进是，所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。
16、进一步的改进是，在所述源区、所述漏区和所述多晶硅栅表面形成有金属硅化物。
17、进一步的改进是，所述第一介质层采用自对准金属硅化物阻挡层形成。
18、进一步的改进是，所述mos晶体管包括nmos和pmos，所述半导体衬底上同时集成有所述nmos和所述pmos；
19、当所述mos晶体管为所述nmos时，第一导电类型为n型，第二导电类型为p型；
20、当所述mos晶体管为所述pmos时，第一导电类型为p型，第二导电类型为n型。
21、为解决上述技术问题，本专利技术本文档来自技高网...
【技术保护点】
1.一种MOS晶体管，其特征在于，包括：
2.如权利要求1所述的MOS晶体管，其特征在于：在同一所述半导体衬底上同时集成有多个所述第一间距不同的所述MOS晶体管，以在所述半导体衬底上同时集成多种耐压的所述MOS晶体管。
3.如权利要求2所述的MOS晶体管，其特征在于：各种耐压的所述MOS晶体管中，所述栅介质层、所述第一阱区、所述第一导电类型轻掺杂漏区的工艺结构都相同且由耐压最低的所述MOS晶体管的耐压值确定。
4.如权利要求3所述的MOS晶体管，其特征在于：在同一所述半导体衬底上同时集成有2个所述第一间距不同的所述MOS晶体管，以在所述半导体衬底上同时集成2种耐压的所述MOS晶体管；
5.如权利要求3所述的MOS晶体管，其特征在于：所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。
6.如权利要求5所述的MOS晶体管，其特征在于：在所述源区、所述漏区和所述多晶硅栅表面形成有金属硅化物。
7.如权利要求6所述的MOS晶体管，其特征在于：所述第一介质层采用自对准金属硅化物阻挡层形成。
8.如权
9.一种MOS晶体管的制造方法，其特征在于，包括如下步骤：
10.如权利要求9所述的MOS晶体管的制造方法，其特征在于：在同一所述半导体衬底上同时集成有多个所述第一间距不同的所述MOS晶体管，以在所述半导体衬底上同时集成多种耐压的所述MOS晶体管。
11.如权利要求10所述的MOS晶体管的制造方法，其特征在于：各种耐压的所述MOS晶体管的所述栅介质层、所述第一阱区、所述第一导电类型轻掺杂漏区的工艺结构都相同且由耐压最低的所述MOS晶体管的耐压值确定。
12.如权利要求11所述的MOS晶体管的制造方法，其特征在于：各种耐压的所述MOS晶体管共用步骤一至步骤七；
13.如权利要求12所述的MOS晶体管的制造方法，其特征在于：在同一所述半导体衬底上同时集成有2个所述第一间距不同的所述MOS晶体管，以在所述半导体衬底上同时集成2种耐压的所述MOS晶体管；
14.如权利要求11所述的MOS晶体管的制造方法，其特征在于：所述栅介质层包括栅氧化层，所述栅氧化层采用热氧化工艺形成；所述栅极导电材料层包括多晶硅栅。
15.如权利要求14所述的MOS晶体管的制造方法，其特征在于：步骤七中，所述第一介质层采用图形化后的自对准金属硅化物阻挡层形成；
...【技术特征摘要】
1.一种mos晶体管，其特征在于，包括：
2.如权利要求1所述的mos晶体管，其特征在于：在同一所述半导体衬底上同时集成有多个所述第一间距不同的所述mos晶体管，以在所述半导体衬底上同时集成多种耐压的所述mos晶体管。
3.如权利要求2所述的mos晶体管，其特征在于：各种耐压的所述mos晶体管中，所述栅介质层、所述第一阱区、所述第一导电类型轻掺杂漏区的工艺结构都相同且由耐压最低的所述mos晶体管的耐压值确定。
4.如权利要求3所述的mos晶体管，其特征在于：在同一所述半导体衬底上同时集成有2个所述第一间距不同的所述mos晶体管，以在所述半导体衬底上同时集成2种耐压的所述mos晶体管；
5.如权利要求3所述的mos晶体管，其特征在于：所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。
6.如权利要求5所述的mos晶体管，其特征在于：在所述源区、所述漏区和所述多晶硅栅表面形成有金属硅化物。
7.如权利要求6所述的mos晶体管，其特征在于：所述第一介质层采用自对准金属硅化物阻挡层形成。
8.如权利要求1至7中任一权项所述的mos晶体管，其特征在于：所述mos晶体管包括nmos和pmos，所述半导体衬底上同时集成有所述nmos和所述p...
【专利技术属性】
技术研发人员：杭华，
申请(专利权)人：民华微上海电子科技有限公司，
类型：发明
国别省市：
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