【技术实现步骤摘要】
本专利技术涉及存储器，尤其涉及一种改进的带纠错码校验功能的sram控制器。
技术介绍
1、静态随机存取存储器(static random-access memory，sram)是随机存取存储器的一种。这种存储器只要保持通电，里面储存的数据就可以恒常保持。sram主要应用于高性能的计算设备和需要快速数据访问的场景中，如处理器缓存、高速缓存、图形处理器(gpu)等。
2、图1为现有的sram控制器的总体框架示意图。如图1所示，现有的带纠错码校验功能的sram控制器包括高级高性能总线(advanced high-performance bus,ahb)、不带数据缓存器的控制器模块(controller without data buffer模块)、纠错码(errorcorrection code，ecc)校验模块及sram模块。现有的sram控制器在sram先读取后写入的操作逻辑中产生过多等待时间，造成读写效率低下。
技术实现思路
1、针对现有技术中的部分或全部问题，本专利技术提供一种改进的带纠错码校验功能的sram控制器，该控制器包括：
2、高级高性能总线，被配置为连接处理器、内存和高速外设之间的通信；
3、带数据缓存器的控制器模块，被配置为执行高级高性能总线接口与sram接口的时序转换，以及执行带数据缓存器的sram读取和写入控制；
4、纠错码校验模块，被配置为执行纠错码校验；
5、sram模块，被配置为包含多个sram单元
6、进一步地，所述高级高性能总线接收来自处理器发送的命令以及数据信息，同时把sram控制器工作时反馈的状态信息返回所述处理器。
7、进一步地，所述带数据缓存器的控制器模块与所述高级高性能总线、所述纠错码校验模块以及所述sram模块连接。
8、进一步地，所述数据缓存器优选为由d触发器组成的寄存器。
9、进一步地，所述sram控制器支持字节/半字/字读取和写入操作。
10、进一步地，所述sram控制器执行字节/半字的写入操作时，自动完成如下步骤：
11、读取所述字节/半字对应的32bits数据；
12、和所述字节/半字的写入数据进行拼接得到新的32bits数据；
13、将所述新的32bit数据执行写入操作。
14、进一步地，所述高级高性能总线时序到所述sram模块接口时序转换后没有产生读写操作时，执行操作包括：
15、所述数据缓存器中没有数据，不执行读取操作和写入操作；
16、所述数据缓存器中有数据，将所述数据缓存器中原有数据写入所述sram模块。
17、进一步地，对所述sram模块执行写入操作包括：
18、所述数据缓存器中没有数据，将外部数据写入所述sram模块；
19、所述数据缓存器中有数据，将所述数据缓存器中原有数据写入所述sram模块，将外部数据存储于所述数据缓存器中。
20、进一步地，对所述sram模块执行读取操作包括：
21、所述数据缓存器中没有数据，从所述sram模块中读取数据；
22、所述数据缓存器中有数据；读取地址一致，从所述数据缓存器中读取数据；或者，读取地址不一致，从所述sram模块中读取数据。
23、进一步地，对所述sram模块同时执行读取操作和写入操作包括：
24、所述数据缓存器中没有数据，将外部数据存储于所述数据缓存器中；读写地址一致，从所述数据缓存器中读取数据；或者，读写地址不一致，从所述sram模块中读取数据；
25、所述数据缓存器中有数据，将所述数据缓存器中原有数据写入所述sram模块，将外部数据存储于所述数据缓存器中，同时将readyout拉低一个时钟周期；在下一个时钟周期，读取地址和所述数据缓存器中数据对应地址一致，从所述数据缓存器中读取数据；或者，在下一个时钟周期，读取地址和所述数据缓存器中数据对应地址不一致，从所述sram模块中读取数据。
26、与现有技术相比，本专利技术的有益效果为：实现了一种改进的带纠错码校验功能的sram控制器结构，相比现有的电路结构能大幅提升读写效率。
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1.一种改进的带纠错码校验功能的SRAM控制器，其特征在于，包括：
2.根据权利要求1所述的SRAM控制器，其特征在于，所述高级高性能总线接收来自处理器发送的命令以及数据信息，同时把SRAM控制器工作时反馈的状态信息返回所述处理器。
3.根据权利要求1所述的SRAM控制器，其特征在于，所述带数据缓存器的控制器模块与所述高级高性能总线、所述纠错码校验模块以及所述SRAM模块连接。
4.根据权利要求1所述的SRAM控制器，其特征在于，所述数据缓存器优选为由D触发器组成的寄存器。
5.根据权利要求1所述的SRAM控制器，其特征在于，所述SRAM控制器支持字节/半字/字读取和写入操作。
6.根据权利要求5所述的SRAM控制器，其特征在于，所述SRAM控制器执行字节/半字的写入操作时，自动完成如下步骤：
7.根据权利要求1所述的SRAM控制器，其特征在于，所述高级高性能总线时序到所述SRAM模块接口时序转换后没有产生读写操作时，执行操作包括：
8.根据权利要求1所述的SRAM控制器，其特征在于，对所述SRA
9.根据权利要求1所述的SRAM控制器，其特征在于，对所述SRAM模块执行读取操作包括：
10.根据权利要求1所述的SRAM控制器，其特征在于，对所述SRAM模块同时执行读取操作和写入操作包括：
...【技术特征摘要】
1.一种改进的带纠错码校验功能的sram控制器，其特征在于，包括：
2.根据权利要求1所述的sram控制器，其特征在于，所述高级高性能总线接收来自处理器发送的命令以及数据信息，同时把sram控制器工作时反馈的状态信息返回所述处理器。
3.根据权利要求1所述的sram控制器，其特征在于，所述带数据缓存器的控制器模块与所述高级高性能总线、所述纠错码校验模块以及所述sram模块连接。
4.根据权利要求1所述的sram控制器，其特征在于，所述数据缓存器优选为由d触发器组成的寄存器。
5.根据权利要求1所述的sram控制器，其特征在于，所述sram控制器支持字节/半字/字读取...
【专利技术属性】
技术研发人员：杨夏威，王玮，
申请(专利权)人：华大半导体成都有限公司，
类型：发明
国别省市：
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