【技术实现步骤摘要】
本专利技术涉及半导体元器件生产，尤其涉及一种沟槽型sic mosfet器件及其制备方法。
技术介绍
1、碳化硅作为第三代宽禁带半导体材料，凭借其高临界击穿电场、高热导率、高电子饱和漂移速率、强抗辐射能力而成为高压、高温、高频和抗辐照应用下的主流功率器件材料。sic mosfet器件有着低特征导通电阻、高工作温度、高开关速度、高功率密度等明显优势，在电力系统和电源等领域广泛应用。随着能源危机不断增大以及环境问题的日益凸显，以节能减排为核心的技术不断涌现，其中通过改进现有电力系统来提高能源利用率的
最为引人关注。据统计60％至70％的电能是在低能耗系统中使用的，而其中绝大多数能耗浪费在电力变换和电力驱动中，如何降低功率器件的能耗已成为全球性的重要课题。
2、sic沟槽mosfet器件因其低导通电阻和小寄生电容而得到了广泛关注，但沟槽底部栅氧内的高电场极易造成栅氧击穿，导致器件失效。通过在槽栅底部离子注入形成p+栅氧保护区，可以屏蔽电场，保护栅氧，提高耐压，这一方式后被广泛应用在sic沟槽mosfet的设计与优化中。目前，对沟槽mosfet器件的优化主要集中在栅氧无需承担高电场的前提下，降低导通电阻和减小栅漏电容，达到降低mosfet器件的损耗的目的，但导通电阻和栅漏电容之间存在折衷关系。sic的材料优势使sic mosfet更适合高频应用，因此在不过多增大导通电阻的情况下，减小栅漏电容以降低器件在高频应用中的动态功耗是sic沟槽mosfet器件的一个难点与热点问题。
技术实现思路
1、专利技术目的：本专利技术旨在提供一种可以不过多增大导通电阻实现栅漏电容显著降低的沟槽型sic mosfet器件及其制备方法。
2、技术方案：本专利技术所述的沟槽型sic mosfet器件结构，包括：
3、第一掺杂类型的重掺杂的衬底；
4、第一掺杂类型的重掺杂的缓冲层，位于衬底的上表面；
5、第一掺杂类型的轻掺杂的第一外延层，位于缓冲层的上表面；
6、第一掺杂类型的轻掺杂的包裹区，位于在第一外延层的内部上方；
7、第二掺杂类型的轻掺杂的第二外延层，位于第一外延层的上表面；
8、第一掺杂类型的重掺杂的源区，位于第二外延层的上表面；
9、栅沟槽，位于包裹区、第二外延层和源区中；
10、第二掺杂类型的重掺杂的栅氧保护区，位于栅沟槽中；
11、介质层，位于栅沟槽的表面；
12、第一掺杂类型的多晶硅层，填充于栅沟槽内的介质层的表面；
13、源沟槽，位于第一外延层、第二外延层和源区的外侧；
14、第二掺杂类型的重掺杂的埋层底部接触区和埋层侧壁接触区，位于源沟槽中；
15、钝化层，位于源极电极与栅极电极之间，在多晶硅层和源区的表面；
16、源极欧姆接触层，位于所述第一掺杂类型的源区、第二掺杂类型的埋层底部接触区和侧壁接触区的表面；
17、漏极欧姆接触层，位于所述衬底底部的下表面；
18、栅极电极，位于所述多晶硅层的上表面；
19、源极电极，位于所述源极欧姆接触层的上表面；
20、漏极电极，位于所述漏极欧姆接触层的下表面。
21、优选的，所述包裹区的深度为1.4～2.0μm，宽度为4.4～5.8μm，掺杂浓度为1e16～7e16cm-3；第二外延层的深度为0.5～0.8μm，掺杂浓度为1e17～1e18cm-3；源区的深度为0.2～0.4μm，宽度为6.0～6.8μm，掺杂浓度为1e19～1e20cm-3。
22、优选的，所述栅沟槽的宽度为3.5～4.5μm，深度为1.2～2.2μm；源沟槽的宽度为2.2～2.5μm，深度与栅沟槽相同；所述栅氧保护区的深度为0.5～0.8μm，掺杂浓度为8e18～1e20cm-3。
23、优选的，所述埋层底部接触区的深度为0.7～1.1μm；埋层侧壁接触区的宽度为0.3～0.6μm，掺杂浓度均为1e19～1e20cm-3；介质层的厚度为40～60nm。
24、本专利技术所述的沟槽型sic mosfet器件的制备方法，包括以下步骤：
25、在第一掺杂类型的重掺杂的衬底的上表面形成第一掺杂类型的重掺杂的缓冲层；
26、在缓冲层的上表面形成第一掺杂类型的轻掺杂的第一外延层；
27、在第一外延层的内部上方形成第一掺杂类型的轻掺杂的包裹区；
28、在第一外延层的上表面形成第二掺杂类型的轻掺杂的第二外延层；
29、在第二外延层的上表面形成第一掺杂类型的重掺杂的源区；
30、对源区、第二外延层和第一外延层进行刻蚀，得到栅沟槽和源沟槽；
31、在栅沟槽内形成第二掺杂类型的重掺杂的栅氧保护区；
32、在源沟槽内形成第二掺杂类型的重掺杂的埋层底部接触区和埋层侧壁接触区；
33、在埋层底部接触区、埋层侧壁接触区、栅沟槽的侧壁和栅氧保护区的上表面形成介质层；
34、在栅沟槽内的介质层的上表面填充第一掺杂类型的多晶硅层；
35、在多晶硅层和源区的上表面形成钝化层，从而形成源极窗口；
36、在源极窗口形成源极欧姆接触层，衬底的下表面形成漏极欧姆接触层；
37、在钝化层处刻蚀得到栅极窗口，露出多晶硅层区；
38、在栅极窗口内形成栅极电极，在源极欧姆接触层的上表面形成源极电极，在漏极欧姆接触层的下表面形成漏极电极。
39、进一步的，在第一外延层的内部上方形成第一掺杂类型的包裹区，具体方法如下：
40、在第一外延层的表面形成离子注入掩膜层，涂覆光刻胶，进行图形化处理，得到图形化的光刻胶，对离子注入掩膜层进行刻蚀处理，形成离子注入窗口，去除图形化的光刻胶，对第一外延层进行氮离子垂直注入，形成包裹区，去除刻蚀后的离子注入掩膜层。
41、进一步的，对源区、第二外延层和第一外延层进行刻蚀，得到栅沟槽和源沟槽，具体方法如下：
42、在源区表面生长刻蚀掩膜层，通过化学气相沉积工艺生长致密且均匀的sio2薄膜；在刻蚀掩膜层表面涂覆光刻胶，进行图形化处理，得到图形化的光刻胶层；依据图形化的光刻胶层对刻蚀掩膜层进行反应离子刻蚀，以形成图形化的刻蚀掩膜层；去除图形化的光刻胶层，依据图形化的刻蚀掩膜层对所述第二外延层和源区进行感应耦合等离子体刻蚀，形成栅沟槽和源沟槽；去除所述图形化的刻蚀掩膜层；进行高温钝化处理，对栅沟槽和源沟槽进行形貌修饰。
43、进一步的，在源沟槽内形成第二掺杂类型的埋层底部接触区和埋层侧壁接触区，具体方法如下：
44、在源沟槽和第一外延层的表面形成离子注入掩膜层，表面涂覆光刻胶，进行图形化处理，得到图形化的光刻胶；依据图形化的光刻胶，对离子注入掩膜层进行刻蚀处理，形成离子注入窗口；去除所述图形化的光刻胶，依据所述刻蚀后的离子注入掩膜层，对所述第一本文档来自技高网...
【技术保护点】
1.一种沟槽型SiC MOSFET器件，其特征在于，包括：
2.根据权利要求1所述的沟槽型SiC MOSFET器件，其特征在于，所述衬底(101)、缓冲层(102)和源区(106)为第一掺杂类型的重掺杂；第一外延层(103)和包裹区(104)为第一掺杂类型的轻掺杂；第二外延层(105)为第二掺杂类型的轻掺杂；栅氧保护区(109)和埋层底部接触区(110)为第二掺杂类型的重掺杂；多晶硅层(113)为第一掺杂类型。
3.根据权利要求1所述的沟槽型SiC MOSFET器件，其特征在于，所述包裹区(104)的深度为1.4～2.0μm，宽度为4.4～5.8μm，掺杂浓度为1e16～7e16cm-3；第二外延层(105)的深度为0.5～0.8μm，掺杂浓度为1e17～1e18cm-3；源区(106)的深度为0.2～0.4μm，宽度为6.0～6.8μm，掺杂浓度为1e19～1e20cm-3。
4.根据权利要求1所述的沟槽型SiC MOSFET器件，其特征在于，所述栅沟槽(107)的宽度为3.5～4.5μm，深度为1.2～2.2μm；源沟槽(108)的宽度为2
5.根据权利要求1所述的沟槽型SiC MOSFET器件，其特征在于，所述埋层底部接触区(110)的深度为0.7～1.1μm；埋层侧壁接触区(111)的宽度为0.3～0.6μm，掺杂浓度均为1e19～1e20cm-3；介质层(112)的厚度为40～60nm。
6.一种权利要求1～5任一项所述沟槽型SiC MOSFET器件的制备方法，其特征在于，包括以下步骤：
7.根据权利要求6所述的沟槽型SiC MOSFET器件的制备方法，其特征在于，在第一外延层(103)的内部上方形成包裹区(104)，具体方法如下：
8.根据权利要求6所述的沟槽型SiC MOSFET器件的制备方法，其特征在于，对源区(106)、第二外延层(105)和第一外延层(103)进行刻蚀，得到栅沟槽(107)和源沟槽(108)，具体方法如下：
9.根据权利要求6所述的沟槽型SiC MOSFET器件的制备方法，其特征在于，在源沟槽(108)内形成埋层底部接触区(110)和埋层侧壁接触区(111)，具体方法如下：
10.根据权利要求6所述的沟槽型SiC MOSFET器件的制备方法，其特征在于，在埋层底部接触区(110)、埋层侧壁接触区(111)、栅沟槽(107)的侧壁和栅氧保护区(109)的上表面形成介质层(112)，具体方法如下：
11.根据权利要求6所述的沟槽型SiC MOSFET器件的制备方法，其特征在于，在栅沟槽(107)内的介质层(112)的上表面填充多晶硅层(113)，具体方法如下：
...【技术特征摘要】
1.一种沟槽型sic mosfet器件，其特征在于，包括：
2.根据权利要求1所述的沟槽型sic mosfet器件，其特征在于，所述衬底(101)、缓冲层(102)和源区(106)为第一掺杂类型的重掺杂；第一外延层(103)和包裹区(104)为第一掺杂类型的轻掺杂；第二外延层(105)为第二掺杂类型的轻掺杂；栅氧保护区(109)和埋层底部接触区(110)为第二掺杂类型的重掺杂；多晶硅层(113)为第一掺杂类型。
3.根据权利要求1所述的沟槽型sic mosfet器件，其特征在于，所述包裹区(104)的深度为1.4～2.0μm，宽度为4.4～5.8μm，掺杂浓度为1e16～7e16cm-3；第二外延层(105)的深度为0.5～0.8μm，掺杂浓度为1e17～1e18cm-3；源区(106)的深度为0.2～0.4μm，宽度为6.0～6.8μm，掺杂浓度为1e19～1e20cm-3。
4.根据权利要求1所述的沟槽型sic mosfet器件，其特征在于，所述栅沟槽(107)的宽度为3.5～4.5μm，深度为1.2～2.2μm；源沟槽(108)的宽度为2.2～2.5μm，深度与栅沟槽(107)相同；所述栅氧保护区(109)的深度为0.5～0.8μm，掺杂浓度为8e18～1e20cm-3。
5.根据权利要求1所述的沟槽型sic mosfet器件，其特征在于，所述埋层底部接触区(110)的深...
【专利技术属性】
技术研发人员：高明阳，王谦，仇坤，刘箭，王凯，刘立业，骆健，
申请(专利权)人：南京南瑞半导体有限公司，
类型：发明
国别省市：
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