【技术实现步骤摘要】
本专利技术涉及芯片，特别涉及一种低功耗的多时钟域时钟复位系统及芯片。
技术介绍
1、可穿戴设备、智能手机等的流行使得芯片厂商更加关注通过降低功耗来实现更长的待机时间，从而使得自己的产品在市场中脱颖而出。功耗分为动态功耗和静态功耗，静态功耗主要由阈值电压的减小而增加，这主要跟芯片工艺有关。动态功耗则分为翻转功耗（又称开关功耗）、短路功耗（又称内部功耗）。其中占比较大的是翻转功耗，而控制翻转功耗的有效手段就是制定清晰高效的时钟复位方案。同时，现有的时钟复位方案没有给出适用于dvfs（动态调频调压）等多时钟域场景下的时钟复位方案。
技术实现思路
1、针对现有技术中存在的问题，本专利技术的第一个目的在于提供一种低功耗的多时钟域时钟复位系统，其特点是为动态调频调压等多时钟域场景提供结构简单、动态灵活的低功耗时钟复位方案。
2、为达到上述目的，本专利技术采用的技术方案是：一种低功耗的多时钟域时钟复位系统，其特征在于，包括时钟模块、复位模块；其中，时钟模块包括配置子模块和主功能子模块，其中，配置子模块，包括寄存器，所述寄存器接收并存储外部输入的主功能单元配置信息；所述主功能单元配置信息至少包括切频单元控制信息；主功能子模块，设置为硬件块，所述主功能子模块包括多个按序级联的单元，所述多个级联的单元至少包括：按序级联的第一分频单元、切频单元和片上控制单元；其中，所述主功能子模块至少连接有两个提供不同频率的时钟信号的时钟源单元；第一分频单元，包括多个并行的具有不同分频因子的第一分频电路；所
3、可选的，所述主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；
4、片上控制单元，从第二分频单元获取分频后的所需频点的时钟信号并进行时钟配置，输出配置后的时钟信号。
5、可选的，主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；
6、时钟输出端口，从第三分频单元获取分频后的配置后的时钟信号，并向ip核及复位模块输出所获取的时钟信号。
7、优选的，所述主功能子模块的每个单元或电路均设置有时钟门，所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号；
8、所述主功能单元配置信息还包括时钟门控配置信息,所述时钟门从所述配置子模块获取所述时钟门控配置信息。
9、优选的，在所述主功能子模块及其所连接的时钟源单元、ip核单元所构成的每个时钟信号传输路径上，在时钟信号传输方向上的相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，所述后一级单元或电路在其时钟信号关断时向反压逻辑电路发送控制信号，反压逻辑电路根据控制信号配置所述前一级单元或电路的时钟门关断时钟信号，以实现时钟逐级关断；
10、一个单元或电路连接有多个后一级单元或电路，则与该单元或电路连接的反压逻辑电路中设置有逻辑或门，以实现当且仅当该单元或电路所连接的多个后一级单元或电路均关断时钟信号时，反压逻辑电路配置该单元或电路的时钟门关断时钟信号。
11、优选的，时钟模块还包括调试输出子模块，所述调试输出子模块包括调试输出端口和调试输出控制单元，所述调试输出端口与调试输出控制单元连接，所述调试输出控制单元接收来自配置子模块的调试输出控制信息以及来自时钟源单元、主功能子模块、ip核单元、复位模块的一个或多个时钟信号，根据调试输出控制信息选择待测的时钟信号，并对待测的时钟信号进行配置后，向调试输出端口发送经过配置的待测的时钟信号。
12、优选的，所述时钟信号传输路径上的单元或电路对毛刺敏感，所述切频单元采用无冲突复用器。
13、优选的，复位模块包括异步复位同步释放单元、全局复位控制单元和复位信号输出单元，其中，
14、异步复位同步释放单元，包括多个逻辑门组成的逻辑电路，该单元接受多个ip核单元的异步复位信号及mask异步复位信号，并通过多个逻辑门处理产生同步释放信号；
15、全局复位控制单元，获取异步复位同步释放单元输出的同步释放信号和外部输入的全局复位配置信号，通过逻辑门处理产生全局复位信号；
16、复位信号输出单元，获取全局复位信号和从主功能子模块的时钟输出端口输出的时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。
17、优选的，复位模块还包括计数器，所述计数器获取全局复位信号和时钟输出端口输出的时钟信号，通过计数器计数产生延迟的全局复位信号；
18、所述复位信号输出单元，获取延迟的全局复位信号和时钟信号，通过触发器处理产生时钟同步的复位信号，并输出复位信号。
19、本专利技术的另一目的在于提供一种芯片，其特点是在动态调频调压等多时钟域场景中采用了结构简单、动态灵活的低功耗时钟复位方案。
20、为达到上述目的，本专利技术采用的技术方案是：一种芯片，包括顶层模块和多个功能模块，在所述顶层模块和各功能模块中分别内置有上述的多时钟域时钟复位系统。
21、本专利技术的有益效果在于:本专利技术提供的一种低功耗的多时钟域时钟复位系统，通过将主功能子模块中的第一分频单元、切频单元和片上控制单元以及复位模块设置为硬件块，从而实现了结构简单、功能可靠的时钟树，避免了现有时钟复位方案中存在的时钟树优化困难。且能够为多时钟域场景下，soc上的ip核提供多频点的时钟信号，满足多时钟域场景下的时钟复位需求，并且帮助节省soc芯片的翻转功耗。
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1.一种低功耗的多时钟域时钟复位系统，其特征在于，包括时钟模块、复位模块；其中，
2.根据权利要求1所述的系统，其特征在于：所述主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；
3.根据权利要求1所述的系统，其特征在于：主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；
4.根据权利要求1-3中任一项所述的系统，其特征在于：所述主功能子模块的每个单元或电路均设置有时钟门，所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号；
5.根据权利要求4所述的系统，其特征在于：在所述主功能子模块及其所连接的时钟
6.根据权利要求1所述的系统，其特征在于：时钟模块还包括调试输出子模块，所述调试输出子模块包括调试输出端口和调试输出控制单元，所述调试输出端口与调试输出控制单元连接，所述调试输出控制单元接收来自配置子模块的调试输出控制信息以及来自时钟源单元、主功能子模块、IP核单元、复位模块的一个或多个时钟信号，根据调试输出控制信息选择待测的时钟信号，并对待测的时钟信号进行配置后，向调试输出端口发送经过配置的待测的时钟信号。
7.根据权利要求1所述的系统，其特征在于：所述时钟信号传输路径上的单元或电路对毛刺敏感，所述切频单元采用无冲突复用器。
8.根据权利要求1所述的系统，其特征在于：复位模块包括异步复位同步释放单元、全局复位控制单元和复位信号输出单元，其中，
9.根据权利要求8所述的系统，其特征在于：复位模块还包括计数器，所述计数器获取全局复位信号和时钟输出端口输出的时钟信号，通过计数器计数产生延迟的全局复位信号；
10.一种芯片，其特征在于：包括顶层模块和多个功能模块，在所述顶层模块和各功能模块中分别内置有如权利要求1-9中任一项所述的多时钟域时钟复位系统。
...【技术特征摘要】
1.一种低功耗的多时钟域时钟复位系统，其特征在于，包括时钟模块、复位模块；其中，
2.根据权利要求1所述的系统，其特征在于：所述主功能子模块还包括第二分频单元，所述第二分频单元包括多个并行的第二分频电路，所述第二分频电路从所述切频单元获取所需频点的时钟信号，并根据分频因子将所需频点的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至不同的片上控制单元；
3.根据权利要求1所述的系统，其特征在于：主功能子模块还包括第三分频单元，所述第三分频单元包括多个并行的第三分频电路，所述第三分频电路从所述片上控制单元获取配置后的时钟信号，并根据分频因子将配置后的时钟信号分频后形成不同频点的时钟信号，将分频后的时钟信号分别发送至时钟输出端口；
4.根据权利要求1-3中任一项所述的系统，其特征在于：所述主功能子模块的每个单元或电路均设置有时钟门，所述时钟门接收来自配置子模块的时钟门控配置信息，并根据时钟门控配置信息控制时钟门所在单元或电路输出或关断时钟信号；
5.根据权利要求4所述的系统，其特征在于：在所述主功能子模块及其所连接的时钟源单元、ip核单元所构成的每个时钟信号传输路径上，在时钟信号传输方向上的相邻的前一级单元或电路与后一级单元或电路之间均设置有反压逻辑电路，所述后一级单元或电路在其...
【专利技术属性】
技术研发人员：马义鹏，丁奕心，郝沁汾，
申请(专利权)人：无锡芯光互连技术研究院有限公司，
类型：发明
国别省市：
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