【技术实现步骤摘要】
本文涉及电路设计技术，尤指一种基于移动产业处理器接口(mobile industryprocessor interface，mipi)协议的并串转换电路及方法。
技术介绍
1、现代通信中，mipi接口在5g移动设备、互联汽车和物联网解决方案中，具有极其重要的战略作用。mipi标准定义了三种独特的物理层(phy)规范，分别是：c-phy、d-phy、m-phy，其中d-phy和c-phy物理层支持摄像和显示应用。
2、对于c-phy模式来说，往往需要在后续数据处理时将c-phy模式下输入的7bit并行数据转换成串行数据，
3、然而，相关技术中缺乏相应方法。
技术实现思路
1、本申请提供了一种基于mipi协议的并串转换电路及方法，能够将c-phy模式下输入的7bit并行数据转换成串行数据。
2、一方面，本申请提供了一种基于mipi协议的并串转换电路，包括：时钟产生电路、第一数据转换电路、第二数据转换电路、第三数据转换电路；
3、其中，所述时钟产生电路，用于根据源时钟信号输出第一时钟信号、第二时钟信号和第三时钟信号；
4、所述第一数据转换电路，用于在所述并串转换电路处于c-phy模式的情况下，根据所述第一时钟信号对通过7条并列的第一数据传输线输入的每两个相邻数据传输周期的7bit并行数据进行整合处理，输出14bit并行数据；
5、所述第二数据转换电路，用于根据所述第二时钟信号对所述14bit并行数据进行处理，输出2b
6、所述第三数据转换电路，用于根据所述第三时钟信号将所述2bit并行数据进行并串转换处理，输出串行数据。
7、另一方面，本申请提供了一种基于mipi协议的并串转换方法，应用于如上任一所述的基于mipi协议的并串转换电路，所述方法包括：
8、所述时钟产生电路根据源时钟信号输出第一时钟信号、第二时钟信号和第三时钟信号；
9、所述第一数据转换电路在所述并串转换电路处于c-phy模式的情况下，根据所述第一时钟信号对通过7条并列的第一数据传输线输入的每两个相邻数据传输周期的7bit并行数据进行整合处理，输出14bit并行数据；
10、所述第二数据转换电路根据所述第二时钟信号对所述14bit并行数据进行处理，输出2bit并行数据；
11、所述第三数据转换电路根据所述第三时钟信号将所述2bit并行数据进行并串转换处理，输出串行数据。
12、与相关技术相比，本申请包括时钟产生电路、第一数据转换电路、第二数据转换电路、第三数据转换电路；其中，所述时钟产生电路，用于根据源时钟信号输出第一时钟信号、第二时钟信号和第三时钟信号；所述第一数据转换电路，用于在所述并串转换电路处于c-phy模式的情况下，根据所述第一时钟信号对通过7条并列的第一数据传输线输入的每两个相邻数据传输周期的7bit并行数据进行整合处理，输出14bit并行数据；所述第二数据转换电路，用于根据所述第二时钟信号对所述14bit并行数据进行处理，输出2bit并行数据；所述第三数据转换电路，用于根据所述第三时钟信号将所述2bit并行数据进行并串转换处理，输出串行数据。本申请实施例能够将c-phy模式下输入的7bit并行数据转换成串行数据，从而满足了后续应用串行数据的要求。
13、本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
14、本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
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1.一种基于MIPI协议的并串转换电路，其特征在于，包括：时钟产生电路、第一数据转换电路、第二数据转换电路、第三数据转换电路；
2.根据权利要求1所述的并串转换电路，其特征在于，所述时钟产生电路包括：第一时钟产生模块、7分频模块、第一2分频模块、第二2分频模块和第二时钟产生模块；
3.根据权利要求2所述的并串转换电路，其特征在于，所述第一时钟信号包括：所述时钟信号byte_clkp 1、所述时钟信号align_clkp 1；
4.根据权利要求3所述的并串转换电路，其特征在于，所述第二时钟信号包括：7个单脉冲时钟信号mux_ckp 1；
5.根据权利要求4所述的并串转换电路，其特征在于，所述第三时钟信号包括：时钟信号hclkp 1和时钟信号hclkn 1；
6.根据权利要求4所述的并串转换电路，其特征在于，所述并串转换电路还包括：第一数据整理电路；
7.根据权利要求6所述的电路，其特征在于，所述第四时钟信号包括：所述时钟信号align_clkp和所述时钟信号align_clkn；
8.根据权利要求4
9.根据权利要求8所述的并串转换电路，其特征在于，所述时钟产生电路还包括：第三时钟产生模块和4分频模块；
10.根据权利要求9所述的并串转换电路，其特征在于，所述第五时钟信号包括：4个单脉冲时钟信号mux_ckp 2；
11.根据权利要求9所述的并串转换电路，其特征在于，所述并串转换电路还包括：第二数据整理电路；
12.根据权利要求11所述的电路，其特征在于，所述第六时钟信号包括：时钟信号byte_clkp 2和时钟信号byte_clkn 2；
13.根据权利要求1或2或6或8或9或11所述的并串转换电路，其特征在于，所述源时钟信号为四相时钟信号，其中，按照相位从前往后的顺序所述四相时钟信号中前一相位的时钟信号与后一相位的时钟信号相差90度。
14.一种基于MIPI协议的并串转换方法，其特征在于，应用于如权利要求1-13任一项所述的并串转换电路，所述方法包括：
...【技术特征摘要】
1.一种基于mipi协议的并串转换电路，其特征在于，包括：时钟产生电路、第一数据转换电路、第二数据转换电路、第三数据转换电路；
2.根据权利要求1所述的并串转换电路，其特征在于，所述时钟产生电路包括：第一时钟产生模块、7分频模块、第一2分频模块、第二2分频模块和第二时钟产生模块；
3.根据权利要求2所述的并串转换电路，其特征在于，所述第一时钟信号包括：所述时钟信号byte_clkp 1、所述时钟信号align_clkp 1；
4.根据权利要求3所述的并串转换电路，其特征在于，所述第二时钟信号包括：7个单脉冲时钟信号mux_ckp 1；
5.根据权利要求4所述的并串转换电路，其特征在于，所述第三时钟信号包括：时钟信号hclkp 1和时钟信号hclkn 1；
6.根据权利要求4所述的并串转换电路，其特征在于，所述并串转换电路还包括：第一数据整理电路；
7.根据权利要求6所述的电路，其特征在于，所述第四时钟信号包括：所述时钟信号align_clkp和所述时钟信号align_clkn；
8.根据权利...
【专利技术属性】
技术研发人员：丁佳，吴启明，林晓志，周强，丁旭，王添平，
申请(专利权)人：上海先基半导体科技有限公司，
类型：发明
国别省市：
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