【技术实现步骤摘要】
技术介绍
1、集成电路的设计和测试包括分析ic中数据的开始和到达时间，以避免数据延迟和/或用于由时钟信号驱动的各种元件的脉冲定时的失配。一个关注的问题是避免ic在操作期间发生保持时间违例(hold time violation)。保持时间是指特定节点或线路中的数据必须保持稳定的最短时间，即，它不能将电平从逻辑低切换到逻辑高。数据不能在至少所需的保持时间内保持稳定将导致在电路中处理不正确的逻辑电平。防止保持时间变化的一种方法是延迟器件的数据路径内的数据。用于延迟数据的常规元件(例如，延迟缓冲器)可能通过显著地增加数据路径中晶体管的数量而显著地增加电流泄漏和功耗。
技术实现思路
1、本文提及的所有方面、示例和特征可以以任何在技术上可能的方式进行组合。
2、本文公开的实施例提供了一种结构，其包括：发射脉冲锁存器，其通过数据路径耦合到捕获脉冲锁存器，所述数据路径包括用于处理所述数据路径内的信号的组合逻辑，其中时钟信号的边沿驱动所述发射脉冲锁存器和所述捕获脉冲锁存器；以及锁定锁存器，其位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的所述数据路径内，其中，所述时钟信号的反相驱动所述锁定锁存器。
3、本公开的另一方面包括任一上述方面，并且，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
4、本公开的另一方面包括任一上述方面，并且，还包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟
5、本公开的另一方面包括任一上述方面，并且，还包括：第二脉冲发生器，其耦合在所述时钟发生器与所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为将所述时钟信号发送到所述捕获脉冲锁存器。
6、本公开的另一方面包括任一上述方面，并且，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
7、本公开的另一方面包括任一上述方面，并且，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟约5纳秒(ns)，并且其中，所述时钟信号的全周期为约10ns。
8、本公开的另一方面包括任一上述方面，并且，还包括：保持缓冲器，其位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的所述数据路径内，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
9、本文公开的另外的实施例提供了一种结构，包括：组合逻辑电路，其用于实现多个操作，其中，所述组合逻辑电路限定输入端口和输出端口之间的数据路径；发射脉冲锁存器，其耦合到所述组合逻辑电路的所述输入端口；捕获脉冲锁存器，其耦合到所述组合逻辑电路的所述输出端口；锁定锁存器，其位于所述组合逻辑电路和所述捕获脉冲锁存器中的一者与所述发射脉冲锁存器之间；以及时钟发生器，其耦合到所述发射脉冲锁存器、所述捕获脉冲锁存器和所述锁定锁存器，其中，所述时钟发生器将时钟信号发送到所述发射脉冲锁存器和所述捕获脉冲锁存器，并且将所述时钟信号的反相发送到所述锁定锁存器。
10、本公开的另一方面包括任一上述方面，并且，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
11、本公开的另一方面包括任一上述方面，并且，其中，所述时钟发生器包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟发生器之间，其中，所述第一脉冲发生器将所述时钟信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
12、本公开的另一方面包括任一上述方面，并且，其中，所述时钟发生器还包括：第二脉冲发生器，其耦合在所述时钟发生器和所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为将所述时钟信号发送到所述捕获脉冲锁存器。
13、本公开的另一方面包括任一上述方面，并且，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
14、本公开的另一方面包括任一上述方面，并且，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟约5纳秒(ns)，并且其中，所述时钟信号的全周期为约10ns。
15、本公开的另一方面包括任一上述方面，并且，还包括：保持缓冲器，其位于所述发射脉冲锁存器和所述捕获脉冲锁存器之间的所述数据路径内，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
16、本文公开的另外的实施例提供了一种方法，包括：发送时钟信号，以使得所述时钟信号的边沿驱动发射脉冲锁存器和捕获脉冲锁存器，其中，所述发射脉冲锁存器通过数据路径耦合到所述捕获脉冲锁存器，所述数据路径包括用于处理所述数据路径内的信号的组合逻辑；以及将所述时钟信号的反相发送到锁定锁存器，所述锁定锁存器位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的所述数据路径内。
17、本公开的另一方面包括任一上述方面，并且，其中，发送所述时钟信号和所述时钟信号的所述反相包括：使来自时钟发生器的所述时钟信号传递通过第一脉冲发生器，所述第一脉冲发生器耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与所述时钟发生器之间，其中，所述第一脉冲发生器将所述时钟信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
18、本公开的另一方面包括任一上述方面，并且，其中，发送所述时钟信号和所述时钟信号的所述反相包括：使来自所述时钟发生器的所述时钟信号传递通过第二脉冲发生器以将所述时钟信号发送到所述捕获脉冲锁存器，所述第二脉冲发生器耦合在所述时钟发生器与所述捕获脉冲锁存器之间。
19、本公开的另一方面包括任一上述方面，并且，还包括：在所述锁定锁存器中将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
20、本公开的另一方面包括任一上述方面，并且，其中，所述时钟信号的全周期为约10纳秒(ns)，并且其中，所述时钟信号的所述半个周期为约5ns。
21、本公开的另一方面包括任一上述方面，并且，还包括：通过位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的保持缓冲器在所述数据路径内传递数据，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
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1.一种结构，包括：
2.根据权利要求1所述的结构，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
3.根据权利要求1所述的结构，还包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟发生器之间，其中，所述第一脉冲发生器将所述时钟信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
4.根据权利要求3所述的结构，还包括：第二脉冲发生器，其耦合在所述时钟发生器与所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为将所述时钟信号发送到所述捕获脉冲锁存器。
5.根据权利要求1所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
6.根据权利要求1所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟约5纳秒(ns)，并且其中，所述时钟信号的全周期为约10ns。
7.根据权利要求1所述的结构，还包括：保持缓冲器，其位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间
8.一种结构，包括：
9.根据权利要求8所述的结构，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
10.根据权利要求8所述的结构，其中，所述时钟发生器包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟发生器之间，其中，所述第一脉冲发生器将脉冲信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
11.根据权利要求10所述的结构，其中，所述时钟发生器还包括：第二脉冲发生器，其耦合在所述时钟发生器与所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为将脉冲信号发送到所述捕获脉冲锁存器。
12.根据权利要求8所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
13.根据权利要求8所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟约5纳秒(ns)，并且其中，所述时钟信号的全周期为约10ns。
14.根据权利要求8所述的结构，还包括：保持缓冲器，其位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的所述数据路径内，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
15.一种方法，包括：
16.根据权利要求15所述的方法，其中，发送所述时钟信号和所述时钟信号的所述反相包括：使来自时钟发生器的所述时钟信号传递通过第一脉冲发生器，所述第一脉冲发生器耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与所述时钟发生器之间，其中，所述第一脉冲发生器将所述时钟信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
17.根据权利要求16所述的方法，其中，发送所述时钟信号和所述时钟信号的所述反相包括：使来自所述时钟发生器的所述时钟信号传递通过第二脉冲发生器以将所述时钟信号发送到所述捕获脉冲锁存器，所述第二脉冲发生器耦合在所述时钟发生器与所述捕获脉冲锁存器之间。
18.根据权利要求15所述的方法，还包括：在所述锁定锁存器中将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
19.根据权利要求18所述的方法，其中，所述时钟信号的全周期为约10纳秒(ns)，并且其中，所述时钟信号的所述半个周期为约5ns。
20.根据权利要求15所述的方法，还包括：通过位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的保持缓冲器在所述数据路径内传递数据，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
...【技术特征摘要】
1.一种结构，包括：
2.根据权利要求1所述的结构，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
3.根据权利要求1所述的结构，还包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟发生器之间，其中，所述第一脉冲发生器将所述时钟信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
4.根据权利要求3所述的结构，还包括：第二脉冲发生器，其耦合在所述时钟发生器与所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为将所述时钟信号发送到所述捕获脉冲锁存器。
5.根据权利要求1所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟所述时钟信号的半个周期。
6.根据权利要求1所述的结构，其中，所述锁定锁存器被配置为将来自所述发射脉冲锁存器的数据延迟约5纳秒(ns)，并且其中，所述时钟信号的全周期为约10ns。
7.根据权利要求1所述的结构，还包括：保持缓冲器，其位于所述发射脉冲锁存器与所述捕获脉冲锁存器之间的所述数据路径内，其中，所述保持缓冲器内的数据的时间延迟不同于所述锁定锁存器内的时间延迟。
8.一种结构，包括：
9.根据权利要求8所述的结构，其中，所述发射脉冲锁存器和所述捕获脉冲锁存器中的一者均包括被配置为实现触发器操作的多个锁存器。
10.根据权利要求8所述的结构，其中，所述时钟发生器包括：第一脉冲发生器，其耦合在所述发射脉冲锁存器和所述锁定锁存器中的每一者与时钟发生器之间，其中，所述第一脉冲发生器将脉冲信号发送到所述发射脉冲锁存器并将时钟信号的所述反相发送到所述锁定锁存器。
11.根据权利要求10所述的结构，其中，所述时钟发生器还包括：第二脉冲发生器，其耦合在所述时钟发生器与所述捕获脉冲锁存器之间，所述第二脉冲发生器被配置为...
【专利技术属性】
技术研发人员：N·K·贾因，M·拉希德，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：
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